KR930020572A - 반도체장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract 5
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims abstract 70
- 239000011229 interlayer Substances 0.000 claims abstract 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 10
- 229920005591 polysilicon Polymers 0.000 claims abstract 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract 9
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract 5
- 239000000758 substrate Substances 0.000 claims abstract 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910052721 tungsten Inorganic materials 0.000 claims abstract 2
- 239000010937 tungsten Substances 0.000 claims abstract 2
- 239000012535 impurity Substances 0.000 claims 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 4
- 230000004888 barrier function Effects 0.000 claims 4
- 229910052751 metal Inorganic materials 0.000 claims 4
- 239000002184 metal Substances 0.000 claims 4
- 239000010936 titanium Substances 0.000 claims 4
- 229910052719 titanium Inorganic materials 0.000 claims 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 claims 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 238000000151 deposition Methods 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 반도체기판상에 형성된 하부배선층, 상기 하부배선층을 덮도록 형성된 제1층간절연막, 상기 하부배선층의 일부를 노출시키기 위하여 상기 제1층간절연막에 형성된 제1콘택트홀, 상기 제1콘택트홀을 통하여 상기 하부배선층과 연결되되, 텅스텐 실리사이드층을 샌드위치 구조로 포함하는 콘택패드, 및 상기 콘택패드와 연결된 상부배선층을 구비하는 반도체장치 및 그 제조방법을 제공함을 특징으로 한다. 따라서, 본 발명에 의한 배선막구조는, 종래 상부배선층과 하부 배선층을 연결시켜 주기 위한 콘택패드(통상, 텅스텐 폴리사이드)의 구성요소중 텅스텐 실리사이드가 열처리공정시에 일부산화되거나, 그 조성이 변화하는 문제점을 제거하기 위하여, 상기 텅스텐 실리사이드층 침적후, 불순물이 도우핑된 폴리실리콘층, 혹은 불순물이 도우핑되지 않은 폴리실리콘층, 혹은 아몰퍼스 실리콘층을 바로 침적함으로써, 상기 텅스텐 실리사이드층의 성질을 일정하게 유지할 수 있게 되어, 상부배선층과 하부배선층의 연결시 접촉저항값을 줄여주고, 이 접촉저항값의 균일성 및 재현성을 실현하였고, 소자의 집적도증대 및 수율향상을 기대할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 배선막구조를 나타낸 단면도.
제4a도 내지 제4d도는 상기 제3도의 배선막구조의 형성방법을 나타낸 공정순서도.
제5a는 접촉저항 실험을 위해 사용한 종래의 배선막구조를 나타낸 단면도, 제5b도는 접촉저항 실험을 위해 사용한 본 발명의 배선막구조를 나타낸 단면도.
제6도는 상기 제5a도 및 제5b도의 배선막구조를 사용하여 얻어진 접촉저항의 실험값을 나타낸 그래프.
Claims (21)
- 반도체기판상에 형성된 하부배선층, 상기 하부배선층을 덮도록 형성된 제1층간절연막, 상기 하부배선층의 일부를 노출시키기 위하여 상기 제1층간절연막에 형성된 제1콘택트홀, 상기 제1콘택트홀을 통하여 상기 하부배선층과 연결되되, 텅스텐 실리사이드층을 샌드위치 구조로 포함하는 콘택패드, 및 상기 콘택패드와 연결된 상부배선층을 구비함을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체장치는 상기 콘택패드와 상부배선층의 사이에, 상기 콘택패드를 덮도록 형성된 제2층간절연막, 상기 콘택패드의 일부를 노출시키기 위하여 상기 제2층간절연막에 형성된 제2콘택트홀, 상기 제2콘택트홀내에 형성된 도전층 플러그, 및 상기 도전층 플러그 형성후, 결과물 전면에 형성된 장벽금속층을 더 구비함을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 콘택패트는 상기 텅스텐 실리사이드층을 사이에 두고, 그 하부층은 불순물이 도우핑된 폴리실리콘층이고, 그 상부층은 불순물이 도우핑된 폴리실리콘 혹은 불순물이 도우핑되지 않은 폴리실리콘 혹은 아몰퍼스 실리콘인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제2항에 있어서, 상기 제1 및 제2층간절연막은 HTO막 혹은 BPSG막인 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 도전층 플러그는 불순물이 도우핑된 폴리실리콘 플러그인 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 도전층 플러그는 불순물이 도우핑된 아몰퍼스실리콘 플러그인 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 장벽금속층은 티타늄, 혹은 티타늄과 티타늄 나이트라이드의 이중층인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부배선층은 불순물 확산영역인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부배선층은 트랜지스터의 게이트전극인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부배선층은 텅스텐 실리사이드층을 샌드위치 구조로 포함하는 콘택패드인 것을 특징으로 하는 반도체 장치.
- 반도체기판상에 하부배선층을 형성하는 공정, 상기 하부배선층을 덮도록 제1층간절연막을 형성하는 공정, 상기 제1층간절연막에, 상기 하부배선층의 일부를 노출시키기 위한, 제1콘택트홀을 형성하는 공정, 상기 제1콘택트홀을 통하여 상기 하부배선층과 연결되되, 텅스텐 실리사이드층을 샌드위치 구조로 포함하는 콘택패드를 형성하는 공정, 상기 콘택패드를 덮도록 제2층간절연막을 형성하는 공정, 상기 제2층간절연막에, 상기 콘택패드의 일부를 노출시키기 위한, 제2콘택트홀을 형성하는 공정, 및 상기 제2콘택트홀을 통하여 상기 콘택패드와 연결되는 상부배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 반도체장치의 제조방법은, 상기 제2콘택트홀의 형성공정후, 결과물 전면에 도전층을 형성하고 이어서 에치백함으로써 도전층 플러그를 형성하는 공정과, 상기 도전층 플러그의 형성후 결과물 전면에 장벽금속층 및 상기 상부배선층을 차례로 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제12항에 있어서, 상기 도전층 플러그는 불순물이 도우핑된 폴리실리콘 플러그인 것을 특징으로 하는 반도체.
- 제12항에 있어서, 상기 도전층 플러그는 불순물이 도우핑된 아몰퍼스실리콘 플러그인 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항 또는 제12항에 있어서, 상기 콘택패드는 상기 제1콘택트홀이 형성된 결과물 전면에 제1도전층, 텅스텐, 실리사이드, 및 제2도전층을 차례로 적층하여 패터닝함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제15항에 있어서, 상기 제1도전층은 불순물이 도우핑된 폴리실리콘층인 것을 특징으로 하는 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제2도전층은 불순물이 도우핑된 폴리실리콘, 혹은 불순물이 도우핑되지 않은 폴리실리콘, 혹은 아몰퍼스 실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
- 제12항에 있어서, 상기 장벽금속층은 티타늄, 혹은 티타늄과 티타늄나이트라이드의 이중층인 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 하부배선층은 불순물 확산영역인 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 하부배선층은 트랜지스터의 게이트전극인 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 하부배선층은 텅스텐 실리사이드층을 샌드위치 구조로 포함하는 콘택패드인 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920003408A KR960000363B1 (ko) | 1992-03-02 | 1992-03-02 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920003408A KR960000363B1 (ko) | 1992-03-02 | 1992-03-02 | 반도체장치 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930020572A true KR930020572A (ko) | 1993-10-20 |
KR960000363B1 KR960000363B1 (ko) | 1996-01-05 |
Family
ID=19329860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920003408A KR960000363B1 (ko) | 1992-03-02 | 1992-03-02 | 반도체장치 및 그 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR960000363B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351456B1 (ko) * | 1999-12-31 | 2002-09-09 | 주식회사 하이닉스반도체 | 에스램(sram)소자의 제조방법 |
-
1992
- 1992-03-02 KR KR1019920003408A patent/KR960000363B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351456B1 (ko) * | 1999-12-31 | 2002-09-09 | 주식회사 하이닉스반도체 | 에스램(sram)소자의 제조방법 |
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---|---|
KR960000363B1 (ko) | 1996-01-05 |
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