KR930017290A - 광대역증폭회로 - Google Patents

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KR930017290A
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Abstract

본 발명은, 광대역 출력회로에 있어서, 출력단자에 콜렉터로 각각 접속되는 집적회로 내의 제1 및 제2의 트랜지스터에 제3 및 제4의 트랜지스터를 출력단자를 통해 외부에서 케스케이드 접속하고, 당해 제3의 트랜지스터에 흐르는 콜렉터전류를 외부저항에 의해 출력전압으로 변환한다. 집적회로의 출력단자에 기생하는 부하용량은 콜레터전류에 의해 구동됨으로써, 부하용량의 영향에 의해 주파수특성이 열화될 염려가 회피되고, 종래에 비해 한층 동작대역을 고주파수대역까지 신장시킬 수 있다.

Description

광대역증폭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1의 실시예의 광대역증폭회로의 회로도, 제8도는 본 발명의 제2의 실시예의 광대역증폭회로의 회로도, 제9도는 본 발명의 제3의 실시예의 광대역증폭회로의 회로도.

Claims (8)

  1. 제1 및 제2의 트랜지스터에 의해 구성되고, 콜렉터가 제1 및 제2의 출력단자에 각각 접속되는 동시에, 베이스에 공급되는 입력전압으로 구동되는 차동증폭수단과, 상기 차동증폭수단이 실장된 집적회로의 외부에 설치되는 동시에, 베이스가 직류전원단자에 접속되고, 상기 제1의 출력단자를 통해 상기 제1의 트랜지스터와 캐스케이드 접속되는 제3의 트랜지스터와, 상기 제3의 트랜지스터와 케스케이드 접속되는 동시에, 상기 제2의 출력단자를 통해 상기 제2의 트랜지스터와 케스케이드 접속되는 제4의 트랜지스터와, 상기 제3의 트랜지스터의 콜렉터에 접속되고, 상기 제3의 트랜지스터에 상기 제1의 출력단자를 통해 상기 제1의 트랜지스터에 공급되는 콜렉터전류를 출력전압으로 변환하는 외부부하저항을 구비하고, 상기 제1의 출력단자에 기생하는 부하용량은 상기 콜렉터전류로 구동되는 것을 특징으로 하는 광대역증폭회로.
  2. 제1항에 있어서, 상기 차동증폭수단은 상기 직류전원단자에 공급되는 전원전압을 구동전원으로 하는 것을 특징으로 하는 광대역 증폭회로.
  3. 제1항에 있어서, 상기 제1 및 제2의 트랜지스터의 공통에미터에 온도에 의한 특성변동이 적은 전류원을 접속하는 것을 특징으로하는 광대역증폭회로.
  4. 입력신호를 차동입력단(入力端)으로부터 입력하고, 차동출력단(出力端)으로부터 동상(同相)출력신호 및 반전(反轉)출력신호로서 출력하는 차동입력단(入力段)과, 상기 동상출력신호 및 반전출력신호를 제1 및 제2의 트랜지스터에 입력하고, 이 제1또는 제2의 트랜지스터의 콜렉터에 접속된 제1의 차동출력을 출력하는 제1의 차동출력단(出力段)과, 상기 동상출력신호 및 반전출력신호를 제3 및 제4의 트랜지스터에 입력하고, 이 제3또는 제4의 트랜지스터의 콜렉터에 접속된 제2의 부하저항으로부터 상기 제1의 차동출력에 대해 동상의 제2의 차동출력을 출력하는 제2의 차동출력단, 상기 제1의 차동출력을 상기 제2의 부하저항에 공급하고, 상기 제2의 차동출력에 제1의 차동출력을 중첩하는 제1의 버퍼트랜지스터와, 상기 동상출력신호 및 반전출력신호를 제5 및 제6의 트랜지스터에 입력하고, 출력단에 이 제5또는 제6의 트랜지스터로부터 출력전류를 공급하는 제3의 차동출력단과, 상기 출력전류에 대해 역상의 상기 제1 및 제2의 차동출력의 합성출력전압을 출력단에 공급하는 제2의 버퍼트랜지스터를 구비하고, 상기 출력단을 푸쉬풀구동하는 것을 특징으로 하는 공대역증폭회로.
  5. 제4항에 있어서, 상기 제1, 제2 및 제3의 차동출력단은 제1, 제2, 제3, 제4, 제5 및 제6의 트랜지스터에 케이케이드접속된 제7, 제8, 제9, 제10, 제11 및 제12의 트랜지스터를 가지고, 상기 출력단을 푸쉬풀구동하는 것을 특징으로 하는 광대역증폭회로.
  6. 제4항에 있어서, 또한 상기 동상출력신호 및 반전출력신호를 제7 및 제8의 트랜지스터에 입력하고, 제2의 출력단에 이 제7 또는 제8의 트랜지스터로부터 제2의 출력전류를 공급하는 제4의 차동출력단과, 상기 제2의 버퍼트랜지스터에 달링콘접속되고, 상기 제2의 출력전류에 대해 역상의 상기 제1 및 제2의 차동출력의 합성출력전압을 제2의 출력단에 공급하는 제3의 버퍼트랜지스터를 구비하고, 상기 제2의 출력단을 푸쉬풀구동하는 것을 특징으로 하는 광대역증폭회로.
  7. 제4항에 있어서, 또한 상기 동상출력신호 및 반전출력신호를 제7 및 제8의 트랜지스터에 입력하고, 제2의 출력단에 이 제7은 제8의 트랜지스터로부터 제2의 출력전류를 공급하는 제4의 차동출력단과, 상기 제2의 버퍼트랜지스터에 달링톤접속되고, 상기 제2의 출력전류에 대해 역상의 상기 제1 및 제2의 차동출력의 합성출력전압을 제2의 출력단에 공급하는 제3의 버퍼트랜지스터를 구비하고, 상기 제1, 제2, 제3 및 제4의 차동출력단은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8의 트랜지스터에 케스케이드접속된 제9, 제10, 제11,제12, 제13, 제14, 제15 및 제16의 트랜지스터를 가지고, 상기 제2의 출력단을 푸쉬풀구동하는 것을 특징으로 하는 광대역증폭회로.
  8. 제4항 내지 제7항에중 어느 한항에 있어서,상기 제1, 제2, 제3 및 제4의 차동출력단은 상기 제1 및 제2, 제3, 제4, 제5, 제6, 제7 및 제8의 트랜지스터의 공통에미터에 제1, 제2, 제3및 제4의 저항을 각각 접속하고, 상기 제1 및 제2, 제3 및 제4, 제5 및 제6, 제7 및 제8의 트랜지스터에 출력전류를 공급하는 것을 특징으로 하는 광대역증폭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930001122A 1992-01-31 1993-01-29 광대역증폭회로 KR100258040B1 (ko)

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