KR930015462A - 패킷호 제어프로세서의 이중화 패킷버스 제어회로 - Google Patents

Abstract

본 발명의 목적은 메모리 공유에 따른 카피 기능을 제거한 패킷 버스 제어 회로를 제공하는데 있다.

본 발명은 이중화된 패킷 버스를 패킷호 제어프로세서의 두개의 능동소자로 물리적으로 교차 연결하여 메모리를 공유하게 되므로 동작중인 능동소자의 각종 데이털로 대기중인 상대편 능동소자에게 알릴 필요없이 이중화 절체시 패킷호 제어 프로세서의 동작중인 능동 소자가 절체되고 대기중인 능동소자가 동작되는데, 이때 절체된 능동소자가 사용하고 있는 메모리상의 데이터를 그대로 사용할 수 있으며, 메모리 공유에 따른 카피(copy)기능이 없다.

이와같은 구성을 통하여 패킷버스를 통하여 데이터 패킷을 송수신 중 패킷버스상의 장애로 더 이상 데이터 패킷을 송수신 할 수 없을때 제어 패킷 버스를 통하여 패킷호 제어 프로세서 블럭으로 경보 신호 알린다. 이 신호를 받은 패킷호 제어 프로세서 블럭은 패킷 버스의 절체 여부를 판단하여 리셋 및 패킷 버스 선택 신호를 통하여 장애가 일어난 패킷 버스를 절체시키고 대기중인 패킷 버스를 택하여 데이터 패킷의 송수신을 계속한다.

Description

패킷호 제어프로세서의 이중화 패킷버스 제어회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 패킷교환장치 구성도, 제2도는 본 발명이 적용된 패킷호 제어 프로세서 구성도.

Claims (7)

1. 각종 데이터를 처리하는 중앙처리장치(15), 패킷 버스상의 에러 및 각종 상태를 취합하여 상기 중앙처리장치(15)로 보고하고 상기 중앙처리장치(15)의 이중화 절체 관련신호를 송출하는 중앙처리장치 정합부(18), 상기 중앙처리장치(15)에서보낸 이중화 절체 관련 신호를 궤환시켜 다시 상기 중앙처리장치(15)로 확인을 위해 송출하기 위한 버퍼회로(19)(20), 외부 장치를 상기 중앙처리장치 정합부(18)로 인터페이스시키기 위한 차등 신호송수신기(21), 패킷 버스상의 에러 및 각종상태를 상기 중앙처리장치(15)에 보고하고 상기 중앙처리장치(15)의 각종 명령을 패킷 버스로 송출하는 제어버스 정합부(13), 상기 패킷 버스를 통하여 데이터 패킷을 송수신하여 상기 중앙처리장치로 송수신하는 데이터 버스 정합부(14), 패킷호 제어 프로세서내의 기능 블럭간을 연결시켜 주는 VME 버스, 상기 VME 버스와 정합되는 VME 버스 정합부(17), 및 상기 중앙 처리 장치(15)와 데이터 패킷 버스 정합부(14) 및 VME 버스 정합부(17)가 공통으로 사용하는 패킷 공통 메모리(16)를 구비하고 있는 것을 특징으로 하는 이중화 패킷 버스 제어회로.
2. 제1항에 있어서, 상기 차등 신호송수신기(21)는 이중화 절체 관련 신호를 차등 신호로 또는 차등 신호를 단일 신호로 변환하여 송수신하는 것을 특징으로 하는 이중화 패킷 버스 제어회로.
3. 제2항에 있어서, 상기 차등 신호송수신기(21)는 이중화된 패킷 버스와 연결되어 있는 것을 특징으로 하는 이중화 패킷버스 제어회로.
4. 제3항에 있어서, 상기 VME 버스 정합부(17)는 데이터, 주소, 및 제어 버스를 구비하고 있는 것을 특징으로 하는 이중화패킷 버스 제어회로.
5. 제4항에 있어서, 상기 패킷 공통 메모리(16)는 SRAM으로 구성되는 것을 특징으로 하는 이중화 패킷 버스 제어회로.
6. 제5항에 있어서, 상기 제어 버스 정합부(13)는 두 채널을 가진 한개의 SIO칩소자를 포함하고 있는 것을 특징으로 하는 이중화 패킷 버스 제어회로.
7. 제6항에 있어서, 상기 데이터 버스 정합부(14)는 두개의 LAN칩을 포함하고 있는 것을 특징으로 하는 이중화 패킷 버스 제어회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.