KR930010947B1

KR930010947B1 - 64/56Kbps 겸용신호 데이터 링크 정합회로

Info

Publication number: KR930010947B1
Application number: KR1019900022829A
Authority: KR
Inventors: 소운섭; 이형호; 박원기
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-11-17
Also published as: KR920014032A

Abstract

내용 없음.

Description

64/56Kbps 겸용신호 데이터 링크 정합회로

제1도는 본 발명에 따른 데이터 링크 정합회로의 블럭도.

제2도는 본 발명에 따른 송신비트속도변환회로의 상세도.

제3도는 본 발명에 따른 수신비트속도변환회로의 상세도.

제4도는 본 발명에 따른 루프백 회로도.

제5도는 본 발명에 따른 송신비트속도변환회로의 타이밍도.

제6도는 본 발명에 따른 수신비트속도변환회로의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 송신 비트 속도 변환회로 2 : 수신 비트 속도 변환회로

3 : 루프백 회로 4 : 클럭선택 및 제어회로

11, 12, 21, 22 : 8비트 직렬 레지스터 32 : 인버터

30, 31, 33 : 버퍼

본 발명은 64/56Kbps 겸용신호 데이터 링크 정합회로에 관한 것으로서, 전자교환기 내의 공통선 신호장치에 구현되는 신호단말제어 장치내의 64kbps 겸용신호 데이터 링크 정합회로에 관한 것이다.

본 발명은 디지틀 신호 데이터 링크를 통하여 64/56Kbps로 들어오는 데이터를 2,048kbps 디지틀 전송 경로(유럽식 CEPT 중계선)이면 비트속도의 변환없이 그대로 받아들이고 클리어 채널이 아닌 1,544kbps 디지틀 전송 경로(북미식 T1 중계선)이면 64kbps 속도의 데이터 중 여분(dummy)의 한 비트를 추출한 후 56kbps 속도의 유효한 데이터만 수신할 수 있도록 해주며 디지틀 신호 데이터 링크로 내보낼 때에는 이의 역기능을 수행할 수 있도록 하는 64/56kbps 겸용신호 데이터 링크 정합회로를 제공하는데 그 목적이 있다.

따라서, 상기 목적을 달성하기 위하여 본 발명은, 64/56Kbps 겸용신호 데이터 링크 정합회로에 있어서; 56㎑ 및 64㎑ 반전신호와 /PE(parallel enable)신호 및 디지틀 전송 데이터(DTXD)가 입력되며 북미식 전송 데이터(NATXD)를 출력하는 송신비트속도변환수단, 56㎑ 및 64㎑의 신호와 /PE 신호 및 버퍼 처리된 수신 데이터(BSRXD)를 수신하며 북미식 수신 데이터(NARXD)를 출력하는 송신비트 속도변환수단, 56㎑ 및 64㎑의 신호와/PE 신호 및 버퍼 처리된 수신 데이터(BSRXD)를 수신하여 북미식 수신 데이터(NARXD)를 출력하는 수신 비트 속도 변환수단, 시그널 데이터 링크 수신 데이터(SRXD)와 버퍼 처리된 전송데이타(BSTXD)를 수신하며 버퍼 처리된 전송데이타(BSRXD)와 시그널 데이터 링크 전송 데이터(STXD)를 출력하는 루프백 수단, 및 56㎑ 및 64㎑ 신호와 클럭선택신호(SEL0,SEL1)와 상기 디지틀 전송데이터(DTXD)와 북미식 수신데이터(NARXD)와 북미식 전송데이터(NATXD) 및 버퍼처리된 전송데이터(BSRXD)를 수신하며 상기 버퍼처리된 전송데이타(BSTXD)와 디지틀 수신 데이터(DRTD) 및 디지틀 클럭(DSCLK)을 송출하는 클럭선택 및 제어 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명에 따른 데이터 링크 정합회로의 블럭도로서, 도면에서 1은 송신비트속도 변환회로, 2는 수신 비트속도 변환회로, 3은 루프백 회로, 4는 클럭선택 및 제어회로를 나타낸다.

디지틀 전송데이터를 수신하는 송신 비트 속도 변환회로(1)는 56kbs 속도의 전송 데이터를 64kbs 속도의 전송 데이터로 변환하여 주는 회로로서, 송신비트속도 변환회로(1)는 제2도에 도시하였으며, 도면을 참조하여 설명하면, 8비트 직렬 입력-병렬출력 레지스터(LS164)(10)와 8비트 병렬입력-직렬 출력 레지스터(LS166)(11)로 구성하여 비트 속도 변환을 한다.

상기 8비트 직렬입력-병렬출력 레지스터(10)의 입력 단자에는 전송할 데이터, 클럭 단자에는 56㎑의 반대 위상 클럭인 /56㎑를 공급하고 출력 Q0에서 부터 Q6까지를 상기 8비트 병렬입력-직렬출력 레지스터(11)의 입력 D1에서 부터 D7까지 연결한다.

상기 8비트 병렬입력-직렬출력 레지스터(11)의 D0 입력단자에는 더미 비트가 입력되어야 하므로 로직 ＂ H＂를, 클럭 단자에 64㎑의 반대 위상 클럭인 /64㎑를 공급하고 로드 입력 단자에는 /PE(parallel enable) 신호를 공급한다.

상기 8비트 병렬입력-직렬출력 레지스터(11)의 Q7 출력 단자에는 비트 0부터 비트 6까지의 유효 데이터와 더미 데이터인 비트 7이 출력된다. 이렇게 하여 56kbps로 입력된 데이터가 64kbps로 변환되어 출력된다.

수신 비트 속도 변환회로(2)는 64kbps 속도의 전송 데이터를 56kbps 속도의 전송 데이터를 변환하여 주는 회로로서, 제3도에 도시하였으며, 도면을 참조하여 설명하면, 8비트 직렬입력-병렬출력 레지스터(LS164)(20)와 8비트 병렬입력-직렬출력 레지스터(LS188)(21)로 구성하여 비트 속도 변환을 한다.

상기 8비트 직렬입력-병렬출력 레지스터(20)의 입력 단자에는 수신할 데이터, 클럭 단자에는 64㎑를 공급하고 출력 Q1에서부터 Q7까지를 상기 8비트 병렬입력-직렬출력 레지스터(21)의 입력 D1에서 부터 D7까지 연결한다. 상기 8비트 직렬입력-병렬출력 레지스터(20)의 Q0 출력 및 8비트 병렬입력-직렬출력 레지스터(21)의 D0 단자는 더미 비트를 추출하기 위해 연결하지 않는다. 상기 8비트 병렬입력-직렬출력 레지스터(21)의 클럭 단자에는 56㎑를 공급하고 로드 입력 단자에는 /PE 신호를 공급한다. 상기 8비트 병렬입력-직렬출력 레지스터(21)의 Q7 출력 단자에는 더미 데이터인 비트 7이 제거되고 비트 0부터 비트 6까지의 유효 데이터가 출력된다. 이렇게 하여 64kbps로 입력된 데이터가 56kbps로 변환되어 출력된다.

루프백 회로(3)는 송신 비트 속도 변환회로(1)에서 출력된 데이터와 수신 비트 속도 변환회로(2)에서 출력된 데이터를 신호단말 내의 프로토콜 처리부에서 발생시킨 LBTST(Loop Back Test) 신호에 의해 루프백하여 자체 루프백 시험이 가능하도록 한다.

루프백 회로(3)는 제4도에 도시하였으며, 도면을 참조하여 설명하면, 버퍼처리된 송신데이터(BSTXD)를 수신하여 시그널 데이터 링크 수신 데이터(STXD)를 송출하는 버퍼, BSTXD를 수신하여 버퍼처리된 수신데이터(BSRXD)를 송출하는 버퍼(30), 시그널 데이터 링크 송신데이터(SRXD)를 수신하여 BSRXD를 송출하는 버퍼(33)와 상기 버퍼(31,33)의 인에이블 단자에 LBTST 신호를 반전시켜 송출하는 인버터(32)로 구성되었으며 상기 버퍼(31,33)의 인에이블 단자에는 LBTST 신호가 입력된다.

LBTST가 로직 ＂H＂일때 버퍼(31,33)가 닫히고 루프백 버퍼(30)가 열려 송신 데이터가 다시 수신 데이터로 루프백 된다. LBTST가 로직 ＂L＂일때 버퍼(31,33)가 열리고 루프백 버퍼(30)가 닫혀 송신 데이터와 수신 데이터가 각각 송신 및 수신되며 BSRXD 신호는 상기 수신 비트 속도 변환회로(2)에 입력된다.

클럭 선택 및 제어회로(4)는 클럭 선택 신호(SEL0,SEL1)에 따라 64kbps의 데이터를 그대로 송수신하거나 64kbps의 데이터를 56kbps로 변환하여 송수신하는 기능을 한다. SEL0,SEL1의 로직 레벨이 모두 'L'일때에는 64kbps의 데이터를 비트 속도의 변환없이 신호단말 내의 프로토콜 처리로부터 입력된 디지틀 전송 데이터(DTXD)를 그대로 BSTxD로 출력하여 주며, 입력된 BSRxD를 그대로 디지틀 수신 데이터(DRXD)로 출력하여 신호단말 내의 프로토콜 처리부로 전달하여 주고 디지틀 클럭(DSCLK)도 64kbps가 출력되도록 하여 신호단말 내의 프로토콜 처리부로 전달하여 준다.

또한 SEL0의 로직 레벨이 'L'이고, SEL1의 로직 레벨이 'H'일때에는 56kbps의 데이터 송수신을 하는 것으로서 송신 비트 속도 변환회로에서 출력된 북미식 전송데이터(NATXD)를 비트 반전하여 BSTxD 신호로 출력해 주고 수신 비트 속도 변환회로에서 출력됨 북미식 수신데이터(NARXD)를 비트 반전하여 DRxD신호로 출력해 주며 DSCLK도 56kbps가 출력되도록 해준다.

상기 루프백회로는 PAL 로직으로 실현하였다. 클럭선택 및 제어회로의 PAL 로직은 아래 표 1에 나타낸다.

[표 1]

제5도에 송신 비트 속도 변환회로의 타이밍도를 나타낸다.

제6도에 수신 비트 속도 변환회로의 타이밍도를 나타낸다.

상기한 바와 같이 본 발명은 2,048kbps 디지틀 전송경로(유럽식 CETP 중계선)이든지 1,544kbps 디지틀 전송경로(북미식 T1 중계선)이든지 상관없이 클럭선택 신호에 따라 두가지 방식의 어느것이든 모두 통신이 가능하도록 하였으며 미래의 통신방식에 유용하게 사용될 수 있는 효과가 있다.

Claims

64/56Kbps 겸용 신호 데이터 링크 정합회로에 있어서; 56㎑ 및 64㎒의 반전신호와 /PE(parallel enable) 신호 및 디지틀 전송 데이터(DTXD)가 입력되며 북미식 전송 데이터(NATXD)를 출력하는 송신비트속도변환수단(1), 56㎑ 및 64㎑의 신호와 /PE 신호 및 버퍼 처리된 수신 데이터(BSRXD)를 수신하며 북미식 수신 데이터(NARXD)를 출력하는 수신 비트 속도 변환수단(2), 시그널 데이터 링크 수신 데이터(SRXD)와 버퍼 처리된 전송데이타(BSTXD)를 수신하며 버퍼처리된 전송데이타(BSRXD)와 시그널 데이터 링크 전송 데이터(STXD)를 출력하는 루프백 수단(3) 및 56㎑ 및 64㎑ 신호와 클럭선택신호(SEL0,SEL1)와 상기 디지틀 전송데이터(DTXD)와 북미식 수신데이터(NARXD)와 북미식 전송데이터(NATXD) 및 버퍼처리된 전송데이터(BSRXD)를 수신하며 상기 버퍼처리된 전송데이타(BSTXD)와 디지틀 수신 데이터(DRTD) 및 디지틀 클럭(DSCLK)을 송출하는 클럭선택 및 제어 수단(4)을 구비하는 것을 특징으로 하는 64/56kbps 겸용신호 데이터 링크 정합회로.
제1항에 있어서, 상기 루프백 수단(3)은; 상기 BSTXD 신호를 수신하며 상기 STXD 신호를 출력하고 인에이블 단자에 루프백 테스트(LBTST:loop Back Test)신호가 인가되는 제1버퍼(31), 상기SRXD 신호를 수신하여 상기 BSRXD 신호를 송출하며 상기 LBTST 신호가 인에이블 단자에 인가되는 제2버퍼(33), 상기 LBTST 신호를 반전시키는 반전수단(32), 및 상기 BSTXD 신호가 입력되고 상기 BSRXD 신호를 출력하며 상기 반전수단(32)의 출력이 인에이블 단자에 인가되는 제3버퍼(30)를 구비하고 있는 것을 특징으로 하는 64/56kbps 겸용신호 데이터 링크 정합회로.