KR920014032A - 64/56Kbps 겸용신호 데이터 링크 정합회로 - Google Patents

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KR920014032A
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소운섭
이형호
박원기
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경상현
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M3/00—Automatic or semi-automatic exchanges

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Abstract

내용 없음

Description

64/56Kbps 겸용신호 데이터 링크 정합회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 나타내는 블럭도, 제2도는 제1도의 루프백 회로.

Claims (2)

  1. 64/56kbps 겸용 신호 데이터 링크 정합회로에 있어서; 56kHz 및 64kHz의 반전신호와(Parallel Enable) 신호 및 디지틀 전송 데이터(DTXD)가 입력되며 복미식 전송 데이터(NATXD)가 출력되는 송신 비트 속도 변환수단(1), 56kHz 및 64kHz의 신호와신호 및 버퍼 처리된 수신 데이터(BSRXD)를 수신하며 복미식 수신 데이터(NARXD)를 출력하는 수신 비트 속도 변환수단(2), 시그널 데이터 링그 수신 데이터(SRXD)와 버퍼 처리된 전송데이타(BSTXD)를 수신하며 BSRXD신호와 시그널 데이터 링그 전송 데이터(STXD)를 수신하며 BSRXD신호와 시그널 데이터 링크 전송데이터(STXD)를 출력하는 루프백 수단(3), 56kHz 및 64kHz 신호와 클럭선택신호 (SEL0,SEL1)와 DTXD신호와 NARXD신호와 NATXD신호 및 BSRXD신호를 수신하며 BSTXD신호와 디지틀 수신 데이터(DRTD) 및 디지틀 클럭(DSCLK)를 송출하는 클럭선택 및 제어수단(4)으로 구성됨을 특징으로 하는 64/56kbps 겸용신호 데이터 링크 정합회로.
  2. 제1항에 있어서, 상기 루프백 수단(3)은 BSTXD 신호를 수신하며 STXD 신호를 출력하고 인에이블 단자에 LBTST(Loop Back Test)신호가 인가되는 제1버퍼(31), SRXD 신호를 수신하여 BSRXD 신호를 송출하며 LBTST 신호가 인에이블 단자에 인가되는 제2버퍼(33), LBTST 신호를 반전시키는 인버터(32), BSTXD 신호가 입력되고 BSRXD 신호를 출력하며 상기 인버터(32)의 출력이 인에이블 단자에 인가되는 제3버퍼(30)로 구성됨을 특징으로 하는 64/56kbps 겸용 신호 데이터 링크 정합회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900022829A 1990-12-31 1990-12-31 64/56Kbps 겸용신호 데이터 링크 정합회로 KR930010947B1 (ko)

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