KR930010690B1 - 시간축 보정 장치의 서입 클럭 발생회로 - Google Patents

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Abstract

내용 없음.

Description

시간축 보정 장치의 서입 클럭 발생회로
제1도는 본 발명에 의한 시간축 보정 장치의 서입 클럭 회로의 한 실시예를 도시한 블럭도.
제2도는 제1도 회로가 적용되는 시간축 보정 장치를 도시한 블록도.
제3a 내지 3d도는 제1도 회로의 각 부 동작 파형도.
제4도는 본 발명의 따른 실시예를 도시한 블럭도.
제5a 내지 5d도는 시간축 압축다중 신호와 샘플링 신호와의 위상관계를 설명한 도해도.
* 도면의 주요부분에 대한 부호의 설명
1 : 시간축 보정장치 25 : 서입 클럭 발생회로
30 : 전압 제어 발진기 31 : 분주회로
32 : 위상 비교 회로 35, 35A, 35B : 위상 이동기
36 : 톱니파 발생회로 37 : 비교회로
38, 39 : 스위치 회로 H : 수평 동기 신호
CONT : 절환 제어 신호 CWCK 1 : 서입 클럭 신호.
본 발명은 시간축 보정장치(TBC)의 서입 클럭 발생회로에 관한 것으로서, 특히, 시간축 압축 다중화된 비데오 신호를 기록 재생하는데 적합한 것이다.
비데오 테이프 레코더(VTR)중에는, 비데오 신호를 구성하는 휘도신호, 색차신호등의 콤퍼넌트 신호를 제5도에 도시하는 바와 같이 시간축 압축 다중하여 기록하고, 재생시에 압축 다중된 신호를 분할 신장하여 재생 비데오 신호를 얻는 것이 있다.
이와 같은 VTR에 있어서는, 종래 기록시에 시간축 압축 다중을 행하는 클럭 신호의 주파수와, 재생시에 분할 신장을 행하는데 사용하는 서입 클럭 신호의 주파수를 동일하게 하여 재생된 각 콤퍼넌트 신호간의 동기가 얻어지도록 하고 있었다.
그러나, 기록시의 클럭신호의 주파수와 재생시의 클럭신호의 주파수를 동일하게 하는 것은, 재생시의 클럭신호의 주파수가 기록시의 클록신호의 주파수의 의해 제약되기 때문이다. 실용상은 설계 사상을 동일하게 하는 IC등에서 구성된 각 회로를 다른 사양의 VTR에 대해서도 사용할 수가 있으며, 시스템의 공통화에 의해 장치를 간단하고 또한 값싸게 제조할 수가 있다. 따라서, 기록시의 클럭신호의 주파수와 재생시의 클럭신호의 주파수가 다른 결과로 되어도 이미 존재하는 회로를 사용하고 싶은 경우가 있다.
또한, 재생측의 회로에 있어서 디지탈 신호를 처리하는 경우(예컨대, 디지탈 평형 변조를 하는 경우)에는 많은 회로에서 색부반송파의 체배(예컨대 4배)의 주파수를 갖는 클럭 신호가 사용된다. 재생시의 분할 신장을 행하는 클럭 신호의 주파수를 이 디지탈 처리용의 클럭 신호의 주파수와 같게하면, 회로구성상 및 신호의 처리상 좋은 경우가 많다. 따라서, 기록시의 압축다중을 행하는 클럭 신호의 주파수와 달라도 재생시의 분할신장을 행하는 클럭 신호의 주파수를 색부반송파의 체베주파수와 일치시킬 것을 생각할 수가 있다.
그러나, 기록시의 클럭신호 RECCK(제5b도)의 주파수 N1fH(예컨대 720fH, fH는 수평 주사 주파수)를 재생시의 클럭 신호 PBCK(제5c도)의 주파수 N2fH(예컨대 910fH)와 다르게하면, 예컨대 제5a도에 도시하는 거와같이 전반 H/2에 압축된 콤퍼넌트 신호 C2(예컨대 색차신호 B-Y)의 개시점에서 클럭 신호 RECCK 및 PBCK의 위상을 일치시킨 경우, 후반 H/2에 압축된 콤퍼넌트신호 C1(예컨대 색차신호 B-Y)의 개시점에서 클럭신호 RECCK 및 PBCK의 위상이 일치하지 않게된다. 그 결과, 신장된 후 합성 비데오 신호는 원비데오신호에 대해서 색차가 생긴다. 예컨대, 제1의 콤퍼넌트 신호(C1)가 색차신호 R-Y로, 제2의 콤퍼넌트 신호 C2가 색차신호 B-Y인 경우, 상술한 위치차 때문에 완전한 색 신호를 얻을 수가 없다.
본 발명은 이상의 점을 고려하지 않으면 아니되는 것으로, 기록측의 압축다중용 샘플링 클럭 신호 및 분할 신장에 사용하는 서입 클럭 신호의 주파수가 다른 경우에 있어서도 신장시에 각 콤퍼넌트 신호의 위상을 일치시킬 수 있는 시간측 보정 장치의 서입 클럭 발생회로를 제공하는 것이다.
이러한 목적을 달성하기 위해서 본 발명은, 1수평 구역내에 시간축 압축된 복수의 콤퍼넌트 신호 R-Y, B-Y를 소정의 순서로 삽입하여 소정 주파수의 클럭 신호에 따라 기록된 기록 매체에서 상기 복수의 콤퍼넌트 신호 R-Y, B-Y를 재생한 후, 그 시간축 변동을 보정하도록한 시간축 보정장치(1)에 있어서, 도래하는 서입 클럭 신호 CWCK 0을 위상이동(35),(35A)와 (35B)를 구비하고, 수평동기 신호(H)에 기초하여 소정주파수 N1fH와 다른 주파수 N2fH를 가지는 서입 클럭 CWCK 0를 발생함과 함께, 재생된 복수의 콤퍼넌트 신호 R-Y, B-Y의 개시지점을 검출하여 검출출력 CONT에 의해 개시시점에 서입 클럭 신호가 동기하도록(동기후의 서입 클럭 신호는 CWCK 1로 표시한다)위상 이동기(35),(35A) 및 (35B)에 의한 서입 클럭 신호 CWCK 0의 이동방향을 절환하도록 서입 클럭 발행회로(25)를 구성한다.
서입 클럭 발생회로(25)는 기록매체에 시간축 압축된 복수의 콤퍼넌트 신호 R-Y, B-Y를 기록할때의 클럭신호의 주파수 N1fH와 다른 주파수 N2fH의 서입 클럭 신호 CWCK 0를 발생하도록 하였다. 그 결과, 동일구성의 서입 클럭 발생회로(25)를 여러종류의 시간축 보정장치에 사용하게 된다.
그러나, 그 경우, 일부의 콤퍼넌트 신호 B-Y의 개시시점과 서입 클럭 신호와의 동기가 얻어지지 않는다. 거기에서 서입 클럭 발생회로(25)는, 예컨대 서입 클럭 신호 CWCK 0의 개수를 카운트하여 콤퍼넌트 신호 B-Y의 개시시점을 검출하고, 그 검출출력 CONT에 의해 서입 클럭신호 CWCK 0의 위상을 내장하는 위상 이동기(35), (35A) 및 (35B)에 의해 이동하고, 출력 서입 클럭 신호 CWCK 1를 강제적으로 개시시점에 동기 시키도록 하였다. 그 결과, 각 콤퍼넌트 신호 R-Y, B-Y의 동기가 얻어지고, 합성 신호로서 충분한 것이 얻어지도록 된다.
이하, 도면에 대해서 본 발명의 한 실시예를 상술하기로 한다. 제2도에 있어서, (1)은 전체로서 시간측 보정장치를 표시하고, 휘도신호 및 색 신호(C)가 따른 트랙에서 다른 자기헤드에 의해 재생되어 부여된다. 여기에서, 테이프상의 기록은 인접하는 2본의 트랙의 한쪽의 휘도신호 Y가 기록되고, 다른쪽의 트랙에 색차신호 R-Y 및 B-Y가 H/2씩 시간축 압축하여서 구성되는 색 신호 C가 기록되어져 있다. 또한, 기록시의 샘플링 클럭신호의 주파수 N1fH는 예컨대 720fH로 선정되어 있다.
재생 휘도 신호 Y는 아나로그 디지탈 변환회로(12)에 있어서 디지탈 신호로 변환된 후 메모리(13)에 입력된다. 재생 휘도 신호 Y는 동기 분리회로(14)에 부여되고, 동기신호 YSYN 및 연속신호 YBUR가 분리되어서 휘도신호 서입 클럭 발생회로(15)에 부여된다. 서입 클럭 발생회로(15)는 연속신호 YBUR의 소정 위상에 있어서 소정의 위상에서 개시하는 예컨대 910fH의 주파수를 갖는 클럭 신호 YWCK를 발생하여 이것을 아나로그 디지탈 변환회로(12)에 샘플링 펄스로서 부여됨과 함께, 메모리 제어회로(2)에 대해서 휘도신호 서입 클럭 신호로서 부여한다. 서입 클럭 발생회로(15)는 또 다시 수평 동기 신호(H)에 기초하여 휘도 서입 제로 크리어 신호 YWCR0를 발생하여 메모리 제어회로(2)에 부여한다. 이 휘도 서입 제로 크리어 신호 YWCRO는 재생휘도 신호 Y중 비데오 신호가 발생하기 직전의 시점으로 선정되어 있다.
메모리 제어회로(2)는 휘도 서입 제로 크리어 신호 YWCRO가 주어졌을 경우 메모리(13)의 서입 개시 번지를 지정한 후, 서입 클럭 신호 YWCK에 동기하여 메모리 영역을 차례로 지정함으로서 재생휘도 신호 Y의 화소 데이타를 차례로 격납하여 간다.
재생 색 신호(C)로 거의 같은 구성에 의해 메모리(23)에 격납된다. 재생 색 신호(C)는 아나로그 디지탈 변환회로(22)에 있어서 디지탈 신호로 변환되어서 메모리(23)에 부여되고, 또한 동기 분리회로(24)에 있어서, 동기신호 CSYNC 및 CBUR가 분리되어서 색 신호 서입 클럭 발생회로(25)에 주어진다. 이 서입 클럭 발생회로(25)는 예컨대 910fH의 주파수 N2fH를 갖는 클럭 신호 CWCK 1를 형성하여 아나로그 디지탈 변환회로(22)에 샘플링 펄스로서 주어짐과 함께, 메모리 제어회로(2)에 색신호 서입 클럭 신호로서 부여한다. 또한, 서입 클럭 발생회로(25)는 수평동기 신호에 기초하여 색 서입 제로크리어 신호 CWCRO를 발생하여 메모리 제어회로(2)에 부여한다.
이같이, 메모리 제어회로(2)는 색 서입 제로 크리어 신호 CWCRO가 주어졌을때 메모리(23)의 서입 개시 번지를 지정한 후, 서입 클럭신호 CWCK 1에 동기하여 메모리 영역을 차례로 지정함으로써 재생 색 신호(C)의 화소 데이타를 차례로 격납하여 간다.
여기에서, 색 신호 서입 클럭 발생회로(25)는 제1도에 도시하는 상세한 구성을 가진다. 제1도는 색 신호 서입 클럭 발생회로(25)의 서입 클럭 신호 CWCK 1를 발생하는 부분의 구성을 표시한다.
제1도에 있어서, 전압 제어 발진기(VOC)(30)는 서입 클럭 신호의 주파수 N2fH를 갖는 발진 출력 CWCK 0을 이상 이동기(35) 및 분주회로(31)에 부여한다. 분주회로(31)는 발진출력 CWCK 0를 1/N2 분주하여 위상비교회로(32)에 부여하고, 그 분주신호 DIV가 재생 색신호 C에서 형성된 주파수 fH의 수평동기 신호 H와 위상 비교 되고, 그 위상차 COMP에 따라서 VOC(30)의 발진출력 CWCK 0을 위상 제어하도록 되어있다. 이같이하여, VOC(30)에서는 재생 색 신호(C)와 같은 시간축 변동을 수반한 제3a도에 도시하는 발진출력 CWCK 0의 위상이동기(35) 및 분주회로(31)에 부여된다.
위상이동기(35)에 있어서, 톱니파 발생회로(36)가 발진출력 CWCK 0을 받아, 그것의 작동시작에 기인하여 점증 개시하는 톱니파 신호 SAW(제3b도)를 발생하고 비교회로(37)의 한쪽의 입력단으로 부여한다. 비교회로(37)의 다른쪽의 입력단에는 스위치회로(38)를 거쳐서 직류전압 V1 또는 V2이 부여되어 있고, 그 비교출력을 색 신호 서입 클럭 신호 CWCK 1로서 아나로그 디지탈 변환회로(22)(제2도) 및 메모리 제어회로(2)에 부여한다.
직류전압 V1이 비교회로(38)에 입력되어 있을때에는 색 신호 서입 클록 신호 CWCK 1은 제3d도에 도시하는 바와 같이 발진출력 CWCK 0(제3a도) 및 같은 주기 T1의 신호로 된다. 또한, 제3도는 발진출력 CWCK 0이 시간축 변동을 수반하고 있지 아니하는 경우를 나타낸다. 또한, 직류전압 V1보다 높은 전압 레벨의 직류전압 V2이 비교회로(37)에 입력되어 있을때, 서입 클럭 신호 CWCK 1는, 제3d도에 도시하는 바와 같이, 발진출력 CWCK 0과 같은 주기 T1의 신호로 된다. 이것에 대해서, 절환제어신호 CONT(제3c도)에 의해 스위치회로(38)가 절환되고, 비교회로(37)에 부여되는 직류전압이 V1에서 V2로 절환된 직후는 서입 클럭신호 CWCK 1의 기동시작 주기는 T2로 된다. 이같이하여, 절환제어신호 CONT의 이론 레벨의 절환에 의해 서입 클럭 신호 CWCK 1의 기동시작 위상은 강제적으로 제3D도에 도시하는 시간 TS(T2-T1) 벗겨나게 된다.
여기에서, 절환제어신호 CONT는 위상 벗어남이 생긴때의 기동시작 시점 t1이 제5d도에 도시하는 바와 같이 재생 색 신호 C에 있어서 후반의 색차신호 B-Y의 개시시점 t1과 일치하도록 논리 레벨을 절환한다. 예컨대, VOC30의 발진출력 CWCK 0을 카운트하여 소정의 개수로 되었을때 절환제어신호 CONT는 논리레벨을 반전하도록 되어있다.
또한, 색차신호 R-Y의 개시시점 t0(제5d도)을 서입 클럭 신호 CWCK 1와 동기시키도록 제어신호 CONT의 논리레벨을 반전시키는 타이밍은, 예컨대 색 서입 클럭 제로 크리어신호 CWCK 0에 기초하여 검출할수가 있다.
이같이하여, 색 신호 서입 클럭 신호 CWCK 1는 제5d도에 도시하는 바와 같이 색차신호 R-Y 및 B-Y의 어느것에 대해서도, 그 개시시점 t0, t1과 동기하여 발생되고 메모리(23)에는 서로 동기한 색차신호 R-Y 및 B-Y의 화소 데이타가 격납된다.
또한, 외부에서 도래하는 기준 비데오신호 VREF에 기초하여 신호 발생회로(3)가 기준신호 REF를 발생하여 독출 클럭 발생회로(4)에 부여한다. 이 기준신호 REF는 안정한 주기를 가지고, 독출 클럭 발생회로(4)는 이 기준신호 REF에 기초하여 서입 클럭 신호 YWCK,YWCK1와 거의 같은 주파수 N2fH를 갖는 독출 클럭 신호 RCK를 발생하고, 이것을 메모리 제어회로(2)에 부여한다. 또한, 독출클럭 발생회로(11)는 기준신호 REF에 기초하여 독출 제로 크리어 신호 RCR0를 메모리 제어회로(2)에 부여한다.
메모리 제어회로(2)는 독출 제로 크리어 신호 RCR0가 부여되었을때, 휘도 신호용 메모리(13)에 대한 독출 어드레스 데이타로서 서입 개시 번지의 메모리 영역을 지정한후, 이후 독출 클럭신호 RCK에 동기하여 메모리(13)에 격납되어 있는 화소 데이타를 차례로 디지탈 아나로그 변환회로(16)에 독출되도록 되어있다. 이 독출로된 화소 데이타는 디지탈 아나로그 변환회로(16)에 있어서 아나로그 신호 YA로 변환되어서 가산회로(5)에 부여된다.
또한, 메모리 제어회로(2)는 독출 제로 크리어 신호 RCR0가 주어졌을때, 색 신호용 메모리(23)에 대한 독출 어드레스 데이타로서 색차신호 R-Y의 최초의 화소 데이타를 격납하고 있는 번지의 메모리 영역 및 색차신호 R-Y의 최초의 화소 데이타를 격납하고 있는 번지의 메모리 영역을 지정한후, 이후에 독출 클럭신호 RCK에 동기하여 메모리(23)에 격납되어 있는 색차 신호 B-Y의 화소 데이타 DR 및 색차신호 R-Y의 화소 데이타 DB를 서로 교대로 또한 차례로 주파수 변환회로(27)에 부여하도록 하고, 휘도 신호에 대해서 1/2의 주기로 독출되도록 되어있다. 그래서, 메모리(23)에서는 시간축 신장 및 분할된 화소 데이타 DR, DB가 주파수 변환회로(27)에 부여된다.
주파수 변환회로(27)는 또한 신호 발생회로(3)에서 기준 색 부반송파 SCR0가 직접 주어지고, 또한 90도 이상회로(28)를 거쳐서 이상된 기준식 부반송파 SCR1가 부여되고, 이들을 색차 신호 화소 데이타 DR 및 DB에서 디지탈적으로 평형 변조하여 디지탈한 반송색 신호를 얻고 디지탈 아나로그 변환회로(26)에 부여한다. 디지탈 아나로그 변환회로(26)는 이것을 아나로그 신호 CA로 변환하여 가산회로(5)에 부여한다.
가산회로(5)는 시간축 보정된 휘도신호 TA와, 시간축 신장, 분할, 직각 이상 변조된 반송색 신호 CA를 가산하여 프로세서(6)에 부여하고, 프로세서(6)에서 신호 발생 회로(3)에서 도래하는 동기신호 SYNC 및 연속신호 BUR가 부가되고, 또다시 출력 레벨이 조정되어서 합성 비데오 신호 VOUT로서 출력된다.
이상의 구성에 있어서, 재생 휘도 신호 Y의 각 화소 데이타를 이 재생 휘도 신호 Y에 포함되어 있는 동기신호 YSYNC에 동기하여 시간축 변동을 수반하면서 아나로그 디지탈 변환회로(12)에 있어서 디지탈로 변환하여 메모리(13)로 차례로 격납하여 간다. 이 데이타는 기준신호 REF에 기초하는 안전한 주기를 갖는 독출 클럭 신호 RCK에 의해 차례 디지탈 아나로그 변환회로(16)에 독출되어 이와 같이 시간축 보정된 휘도신호 YA가 가산회로(5)에 주어진다.
이에 대해서, 재생 색 신호(C)의 각 화소데이타를 이 재생 색 신호(C)에 포함되어 있는 동기신호 CSYNC에 동기하여 시간축 변동을 수반하면서 아나로그 디지탈 변환회로(22)에 있어서 디지탈 데이타로 변화하여 메모리(23)에 차례로 격납하여 간다. 이 격납 데이타는 독출 클럭 신호 RCK에 의해 색차신호 R-Y성분 DR 및 색차신호 B-Y성분 DB마다에 시간축 신장하면서 주파수 변환회로(27)로 독출되어 간다. 이 독출 데이타는 주파수 변환회로(27)에서 디지탈 평형 변조된 디지탈 아나로그 변환회로(26)로 송출되고, 이렇게하여, 시간축 보정이 이루어진 반송색 신호 CA가 가산회로(5)에 주어진다.
시간축 보정후의 재생휘도 신호 YA 및 반송색 신호 CA는 가산회로(5)에 있어서 가산된 후 프로세서(6)에서 동기신호 SYNC 및 연속신호 BUR가 부가되어서 이같이하여 출력단에서 합성 비데오 신호 VOUT가 출력된다.
제1도의 색 신호 서입 클럭 발생회로(25)를 사용한 제2도의 시간축 보정 장치에 의하면, 색 신호 서입 클럭신호 CWCK 1가 기록측의 클럭신호의 주파수와 다른 주파수를 가지고 있어도 그 서입 클럭 신호 CWCK 1를 재생 색 신호 C중의 색차신호 R-Y 및 B-Y의; 양 개시점 t0, t1에 동기시키도록 발생하므로, 메모리(23)에 서입된 색차신호 R-Y 및 B-Y의 화소 데이타의 동기가 잡히고, 이렇게하여, 독출되어지고 직각 이상 변조된 후 휘도신호 YA에 합성 출력 비데오 신호 VOUT에 색 어긋남이 생기는 것을 방지할수가 있다.
제4도는 본 발명의 다른 실시예를 도시하는 것으로, 이 실시예의 경우, 색신호 서입 클럭 발생회로(25)는 톱니파 발생회로 및 비교회로로 구성되는 2개의 위상 이동기(35A),(35B)를 가진다. 위상이동기(35A) 및 (35B)는 VOC(30)의 발진출력 CWCK 0를 이동하는 것으로, 위상 이동기(35A)에 비해서 위상 이동기(35B)의 이동량이 크게 선정되고 있다. 절환 제어신호 CONT에 의해 스위치 회로(39)를 절환제어하여 색차신호 R-Y가 재생되고 있을때 위상 이동기(354A)에서의 출력 신호를 송출시키고, 색차신호 B-Y가 재생되고 있을때 위상 이동기(35B)에서의 출력 신호를 송출시키도록 하고, 그 절환시점을 제어하므로서 제3d도에 도시하는 서입 클럭 신호 CWCK 1를 발생한다.
이 제4도의 회로를 사용하여도, 제1도의 회로와 같이 색차신호 R-Y 및 B-Y를 동기하여서 메모리(23)에 격납할 수가 있고, 출력 비데오 신호 VOUT에 색 벗어남을 일으키는 것을 방지할 수가 있다.
또한, 상술하는 실시예에 있어서는 수평구간중, 전반 H/2에 색차신호 R-Y를 후반 H/2에 색차신호 B-Y를 압축하여 기록하는 시간축 압축 다중 신호의 경우에 대해서 설명하였으나, 본 발명은 이것에 한하지 아니하고, 여러종류의 시간축 압축다중 신호에 대해서도 적용할 수가 있다. 예컨대, 1수평구간의 차례로 계속되는 H/2, H/4, H/4에 휘도신호 Y, 색차신호 R-Y, 색차신호 B-Y를 기록하는 시간축 압축 다중 신호에 적용할 수가 있다. 요는, 시간축 압축다중 신호의 종류에 관계없이, 기록측의 샘플링 클럭 주파수 N2fH와, 재생측의 샘플링 클럭 주파수 N1fH가 다른 경우에 본 발명을 적용할수가 있다.
이상과 같이 본 발명에 의하면, 재생측에서 각 콤퍼넌트 신호의 개시시점에 동기하여 샘플링 클럭 신호를 발생시키도록 하였으므로, 동기 관계를 유지하여 각 콤퍼넌트 신호를 합성할 수가 있다. 또한, 이와 같이 하므로서, 기록측의 샘플링 클럭 주파수와, 재생측의 샘플링 클럭 주파수가 다른 장치에 있어서도 동기가 잡힌 비데오 신호를 얻을수가 있고, 따라서, 재생측의 샘플링 클럭 주파수가 기록측의 샘플링 클럭 주파수에 제약되지 아니하므로, 동일한 회루 구성을 다종류의 재생장치에 적용시킬수가 있다.

Claims (1)

  1. 수평 구간내에 시간축 압축된 복수의 콤퍼넌트 신호를 소정의 순서로 삽입하여 소정 주파수의 클럭 신호에 기초하여 기록된 기록 매체에서 상기 복수의 콤퍼넌트 신호를 재생하고, 이 재생 신호의 시간축 변동을 보정하도록한 시간축 보정장치에 있어서, 도래하는 서입 클럭 신호를 위상 이동하는 위상이동기를 갖추고, 수평동기 신호에 기초하여 상기 한 소정의 주파수와 다른 주파수를 가지는 상기 서입 클럭 신호를 발생함과 함께, 재생된 상기 복수의 콤퍼넌트 신호의 개시시점을 검출하고, 이 검출 출력에 의해 상기 개시시점에 상기 서입 클럭 신호가 동기하도록 상기 위상 이동기에 의한 상기 서입 클럭 신호의 이동량을 절환하도록 한 것을 특징으로 하는 시간축 보정장치의 서입 클럭 발생회로.
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