KR930009077A - 배치요소 배치설계 시스템 - Google Patents

배치요소 배치설계 시스템 Download PDF

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KR930009077A
KR930009077A KR1019920018978A KR920018978A KR930009077A KR 930009077 A KR930009077 A KR 930009077A KR 1019920018978 A KR1019920018978 A KR 1019920018978A KR 920018978 A KR920018978 A KR 920018978A KR 930009077 A KR930009077 A KR 930009077A
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Abstract

본 배치요소 배치 설계 시스템은, 배치요소에 관한 배치요소 데이터를 기억하기 위한 배치요소 기억부와, 상기 배치요소의 배치를 설정하는 배치 생성부 및, 상기 배치설정 결과를 출력하는 배치 출력부를 구비하고 있다. 상기 배치 설정부는, 단위영역 데이터 기억부, 복수의 내부영역 배치요소 위치기억부, 포인터 기억부 및 배치제어불르 구비하고 있다. 단위영역 데이터 기억부는, 배치요소를 배치하기 위한 각각의 단위영역에 관한 단위영역 데이터를 기억한다, 내부가장 배치요소 위치 기억부는 가상 배치영역내의 배치요소에 관한 배치요소위치 기억부내에 기억된 배치요소 데이터를 특정한다. 배치제어부는, 상기 가상 배치영역들내에 기억된 배치 요소 데이터를 갖는 배치요소가 상기 단위영역 기억부내에 기억된 각 단위영역내에 배치되도록, 배치영역내에 배치요소의 배치를 설정한다.

Description

배치요소 배치설계 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 개통도.
제5도는 본 발명의 배치영역과 가상 배치영역의 개략 영역의 개념도.
제6도는 본 발명의 일실시예의 구성을 나타낸 개통도.
제7도는 본 발명의 배치 설계 시스템의 일실시예의 개념도.
제8도는 본 발명의 일실시예에서 셀 면적과 단위 면적의 개념도.
제9도는 본 발명에서 여분도를 나타낸 설명도.
제10도는 본 발명의 일실시예의 데이터 구성을 나타낸 도면.
제11도는 제10도에 도시된 구성을 갖는 데이터의 내용의 설명도.
제12도는 셀 영역 생성부에 의해서 셀을 배치하기 위한 앨고리즘을 나타낸 도면.
제13도는 여분이 없을 때 배치를 변경키 위한 앨고리즘의 일실시에도.
제14도는 여분이 있을 때 배치를 설명하기 위한 앨고리즘의 일실시예도.
제15A도는 본 발명에 의한 요소 배치 가능서을 점검하기 위한 앨고리즘도.
제15B도는 종래기술에 의한 요소 배치 가능성을 점검하기 위한 엘고리즘, 제16도는 좌표치를 생성키 위한 확률분포의 일예도.
제17도는 본 발명의 좌표위치 생성부의 구조를 상세히 나타낸 도면.
제18도는 본 발명의 좌표위치 생성부의 앨고리즘도.
제19도는 본 발명을 적용한 모사 어니일링 법의 어니일링도.

Claims (20)

  1. 배치요소에 관한 배치요소 데이터를 기억하기 위한 배치요소 기억수단(22)과, 상기 배치요소의 배치를 설정하고 그 결과를 출력하기 위한 배치/루팅수단(21)을 구비한 배치설계 시스템에서 사용되는, 배치요소의 배치설계 시스템에 있어서 상기 배치/루팅수단(21)이 상기 배치요소를 배치하기 위한 전체 배치영역으로부터 분할된, 각각 배치요소를 배치하기 위한 단위영역에 관한 단위영역 데이터를 기억하기 위한 단위영역 데이터 기억수단(31)과, 가상으로 배치된 각종 배치요소에 대해 설치되며, 각각, 가상배치영역(38′, 39′)내의 배치요소에 관한 배치요소를 기억하기 위한, 복수의 내부가상 배치요소 위치 기억수단(38, 39)과, 상기 배치영역으로 부단윙여역들과 대응해서 설치되고, 상기 배치영역으로부터 분할된 상기 단위영역과 대응하는 상기 내부가상 배치요소 위치 기억수단(38, 39)내에 기억된 배치 요소 데이터를 특정하는 포인터 기억수단(33)과, 상기 가상 배치영역(38′, 39′)내에 기억된 그의 배치요소 데이타가, 상기 포인터 기억수단(33) 내에 기억된 내용에 따라서, 상기 단위영역 데이타기억수단(31)내에 기억된 각 단위영역내에 배치되도록 상기 배치영역내의 배치요소들의 배치를 설정하는 배치 제어수단(29) 및, 상기 배치설정 결과를 출력하기 위한 배치출력수단(47)을 구비함을 특징으로 하는 배치요소 배치 설계 시스템.
  2. 제1항에 있어서, 상기 복수의 내부가 상기 배치요소 위치기억수단(38, 39)내의 상기 가상 배치영역(38′, 39′)이, 각각의 제한 숫자를 초과하는 수의 동종의 배치요소 데이터를 상기 단위영역에 대응하여 기억하기 위한, 다층으로 구성된 기억영역(38′-1, 38′-2, 39′-1, 39′-2)을 구비한 것이 특징인 배치요소 배치설계 시스템.
  3. 제1항에 있어서, 그의 위치가 상기 단위 영역 데이터 기억수단(31)내에 기억된 상기 배치영역으로부터 분할된 상기 단위 영역이, 상기 게이트 어레이 배치영역들 간의 복수의 게이트 어레이 배치영역과 배선채널영역을 구비하고 있고, 상기 복수의 게이트 어레이 배치영역이, 게이트 어레이내의 셀의 고정단위인, 기본 셀들의 치수에 대응하는 단위영역들을 포함한 것이 특징인 배치요소 배치설계 시스템.
  4. 제1항에 있어서, 상기 내부가상 배치요소 기억수단(38, 39) 중 하나(39)가 상기 배치영역내의 동일 단위영역내에 배치된 배치요소들의 여분도를 기억하기 위한 여분도 기억영역(46)을 구비하고 있고, 상기 배치제어 수단(29)이, 상기 배치영역을 단위영역들로 분할하고, 이 분할결과를 상기 단위영역 데이터 기억수단(31)에 기억시키는 단위영역 데이터 생성수단(30)과, 상기 배치영역에 대응하는 포인터를 생성하고 상기 포인터 기억수단(33)내에 기억시키는 포인터 생성수단(342)과, 상기 배치영역내의 배치요소들의 배치의 변경이 필요한가 여부를, 상기 배치 데이터 생성수단(42)에 의해 생성된 배치데이타를 사용함으로써 판정하기 위한 배치 변경 필요성 판정수단(48)과, 상기 배치 변경 필요성 판정수단(48)이 배치 변경 필요성을 판정한 후에 채용된 배치에 의하여 신배치 데이터를 생성하기 위한 기초가 되는, 신 좌표치를 생성키 위한 확률분포를 생성하는 확률분푸 생성수단(45) 및, 상기 확률분포를 사용하여 배치용신좌표 위치를 생성하고, 이 신좌표치 생성결과를, 상기 단위영역 데이터 생성수단(30), 상기 포인터 생성수단(32) 및 상기 복수의 배치요소 생성수단(34, 35)에 출력하는 좌표위치 생성수단(44)을 구비한 것이 특징인 배치요소 배치설계 시스템.
  5. 제4항에 있어서, 상기 배치요소 기억수단(22)이, 셀의 명칭과 치수등의 셀데이타와, 단자의 명칭과 유형들의 단자 데이터와, 배선폭등의 배선 데이터 및, 통공에 관한 통공 데이터를 기억하기 위한 배치요소 파일(52)을 구비하고 있고, 상기 복수 유형의 배치요소에 대응하는 상기 복수의 내부가상 배치요소위치 기억수단(38, 39)이 각각 셀 배치기억수단(780, 단자 배치기억수단(79), 통공 배치기억수단(80) 및, 여분도 기억영역(83′)을 갖는 배선배치 기억수단(81)을 구비하며, 상기 복수의 배치요소 생성수단(34, 35)이 각각, 셀 배치 데이터를 상기 셀 배치기억수단(78)에 출력하기 위한 셀 배치 생성수단(74)과, 단자 배치 데이터를 단자배치 기억수단(79)에 출력 하기 위한 단자배치생성수단(75)과, 통공 배치 데이터를 상기 통공 배치 기억수단(80)에 출력하기 위한 통공배치 생성수단(76) 및, 배선 데이터를, 상기 배선배치 기억수단(81)과 상기 여분도 판정수단(43)에 출력하는 배선배치 생성수단(77)을 구비한 것을 특징으로 하는 배선요소 배치설계 시스템.
  6. 제5항에 있어서, 상기 단위영역 데이터 기억수단(31)내에 그의 위치가 기억돼 있는 단위영역이, 각각 셀 또는 배선을 배치하기 위한 단위영역(91, 930과, 배선 단자 또는 통공을 배치하기 위한 단위여역(92)을 구비하고 있고, 상기 포인터 기억수단(33)내에 기억된 포인터가, 상기 배선배치 기억수단(81)내에 기억된 배선에 관한 배선 데이터를 각각 기억하는 복수의 배선영역층(96-1~96-6)중 제1층(96-1)을, 상기 단위영역(91)내에 배치되도록 특정하는 포인터와, 상기 셀 배치 기억수단(78)내에 기억된 셀에 관한 데이터를 기억하는 복수의 셀영역층(97-1~97-3)중 제1층(97-1)을, 상기 다누이영역(91)내에 배치되도록 특정하는 포인터와, 상기 배선배치 기억수단(81)내에 기억된 배선에 관한 배선 데이터를 기억하는 복수의 배선영역층(96′-1~96′-2)중 제1층(96′-1)을, 상기 단위영역(91)내에 배치되도록 특정하는 포인터와, 상기 단자 배치기억수단(79)내에 기억된 단자에 관한 단자 데이터를 각각 기억하는 복수의 단자영역층(99-1~99-2)중 제1층(99-1)을, 상기 단위영역(92)내에배치되도록 특정하는 포인터와, 상기 통공 배치 기억수단(81)내에 기억된 통공에 관한 통공 데이터를 기억하는 복수의 통공영역(98)을, 상기 단위영역(92)내에 배치되도록 특정하는 포인터를 포함하는 것을 특징으로 하는 배치요소 배치 설계 시스템.
  7. 제5항에 있어서, 상기 셀 배치 기억수단(78)이, 상기 배치영역내의 복수의 단위영역들위에 배치된 단일 셀의 각 부분들에 관한 데이터를, 상기 단위영역들에 각각 대응하는 복수층의 셀 영역들중 단일층내에 기억시키는 것이 특징인 배치요소 배치설계 시스템.
  8. 제5항에 있어서, 상기 셀 배치 기억수단(78)이, 상기 배치영역내의 복수의 단위영역들위에 배치된 단일 셀의 각 부분들에 관한 데이터를, 상기 단위영역들에 각각 대응하는 복수층의 셀 영역들중 상이한 층들에 기억시키는 것이 특징인 배치요소 배치설계 시스템.
  9. 제5항에 있어서, 상기 셀 배치 기억수단(81)이, 상기 여분도 기억영역(83′)에, 여분도로서, 상기 배선배치 기억수단(81)내의 복수층의 배선영역에 대응하여 동일 단위영역들에 배치된 동일배선들의 각 번호를 기억시키는 것이 특징인 배치요소 배치설계 시스템.
  10. 상기 단위여역 데이터 기억수단(31)내에 기억된 단위영역 데이터가, 상기 배치영역으로부터 분할된 각 단위영역들의 단위 영역 번호와, 상기 단위영역내에 배치될 수 없는 배치요소 유형과, 포인터 기억위치를 상기 포인터 기억수단(33)내의 상기 단위영역내에 배치되는 배치요소에 관한 내부가상 배치요소 데이터를 특정하는 포인터를 포함하며, 상기 포인터 기억수단(33)내에 기억된 포인터 데이터는, 상기 단위영역들에 각각 대응하는, 셀영역 배치영역, 단위영역 및 통공영역에 대한 포인터를 포함하며, 상기 셀 배치 기억수단(78)내에 기억된 셀 배치 데이터가, 복수층의 각 셀 영역들에 대해서, 셀영역번호와 셀들을 배치하기 위한 단위영역위치등의 셀영역 데이타를 포함하며, 상기 배선 배치 기억수단(81)내에 기억된 배선 배치 데이터가, 복수층의 각 배치영역에 대해서, 배선의 여분도와 배선을 배치하기 위한 셀의 셀번호등의 배치영역 데이터를 포함하고 있는 것이 특징인 배치요소 배치 설계 시스템.
  11. 제5항에 있어서, 상기 셀 배치 생성수단(74)이, 복수의 단위영역들위에 배치된 단일셀의 전 부분들의 셀 배치처리가 완료됐는가 여부를 판정하는 제1수단과, 상기 제1수단의 판정이 부정인 경우에 상기 단일셀내의 아직 처리않된 부분들중 하나[1]를 선택하는 제2수단과, 상기 단일셀의 상기 부분을 배치하기 위한 위치와 상기 단일 셀내의 상기 선택된 부분들의 관련위치로부터 상기 제2수단에서 선택된 상기 부분에 대응하는 단위영역을 얻기 위한 제3수단과, 상기 선택된 부분을 상기 단위영역 내에 배치하기 위한 제4수단과, 상기 제4수단의 결과가 성공적인가 여부를 판정하고, 긍정인 경우 상기 제1수단으로 복귀시키는 제5수단과, 상기 제5수단에서 부정 판정의 경우에 실패를 표시하는 결과를 외부로 출력하는 제6수단 및, 상기 제1수단에서 긍정 판정의 경우에 셀 배치처리를 종료하는 제7수단을 구비한 것이 특징인 배치요소 배치설계 시스템.
  12. 제5항에 있어서, 상기 셀 배치 생성수단(74), 상기 단자 배치 생성수단(75) 및 상기 통공배치 생성수단(76)이, 대응하는 배치요소의 배치를 변경하는 명령을 수신하는 제1수신단과, 상기 명령이 배치요소의 배치 또는 제거에 대한 것인가를 판정하는 제2수단과, 상기 제2수단의 판정이 배치인 경우, 상기 배치요소를 배치하기 위한 단위영역이 비어 있는가 여부를 판정하는 제3수단과, 상기 제3수단에서 긍정판정인 경우, 필요한 데이터를 빈 영역내에 기옥하는 제4수단과, 상기 제3수단에서 부정판정인 경우, 빈 영역이 없으며, 그 결과를 외부로 출력하는 제5수단과, 상기 제2수단에서의 판정이 제거인 경우, 배치요소가 상기 배치요소의 단위영역으로부터의 제거 명령된 것과 매치하는가 여부를 판정하는 제6수단과, 상기 제6수단에서 긍정판정인 경우, 상기 배치요소의 단위영역으로부터 데이터를 제거하는 제7수단 및, 상기 제6수단에 의해 판정결과가 부정인 경우, 명령된 배치요소와의 미스매치를 통지하는 메시지를 외부로 출력하는 제8수단을 구비한 것이 특징인 배치요소 배치설계 시스템.
  13. 제5항에 있어서, 상기 배선배치 생성수단(77)이, 배선의 배치를 변경하라는 명령을 수신하는 제1수단과, 배선의 배치 또는 제거 명령인가 여부를 판정하는 제2수단과, 상기 제2수단에서 판정이 배치인 경우, 상기 배선을 배치하기 위한 소정의 단위 영역이 상기 배선과 배치되는 것을 갖고 있는가 여부를 판정하는 제3수단과, 상기 제3수단에서 부정 판정인 경우, 상기 배치요소를 배치하기 위한 소정의 단위영역이 빈 영역을 갖고 있는가 여부를 판정하는 제4수단과, 상기 제4수단에서 긍정 판정인 경우, 필요한 데이터를 자유 영역내에 기록하고 여분도로서[1]을 대응하는 가상영역중에 기입하는 제5수단과, 상기 제4수단에서 부정 판정인 경우, 그 결과를 외부로 출력하는 제6수단과, 상기 제3수단에 의한 판정결과 긍정인 경우, 상기 단위영역내의 상기 배선의 여분도를 [1]를 증가시키는 제7수단과, 상기 제2수단의 판정이 제거인 경우, 배선이, 단위 영역으로부터 제거명령된 것과 배치되는가 여부를 판정하는 제8수단과, 상기 제8수단에서 긍정판정인 경우, 상기 배치요소에 대응하는 영역내의 여분도가 [1]인가 여부를 판정하는 제9수단과, 상기 제9수단에서 긍정명령의 경우에 상기 여분도를 [0]으로 설정하고 동시에 상기 가상배영역내의 관련 데이터를 삭제하는 제10수단과, 상기 제9수단에서 부정판정인 경우, [1]이 아닌 여분도를 [1]씩 감소시키는 제11수단 및, 상기 제8수단에서 부정판정인 경우, 단위영역으로부터 제거명령된 것과 매치하는 것이 없음을 외부로 출력하는 제12수단을 구비한 것이 특징인 배치요소 배치설계 시스템.
  14. 제5항에 있어서, 셀 배치 확률이 점검하기 위한 상기 셀 배치 생성수단(74)과 잔자 배치 생성수단(75)과 통공 배치 확률을 점검하기 위한 상기 통공배치 생성수단(76) 및, 배선 배선확률을 점검하기 위한 상기 배선 배치 생성수단(77)이 각각 그의 위치가 좌표치(x, y)로 특정되는 단위 영역내에 배치요소를 배치하라는 명령을 수신하는 수단과, 상기 좌표치에 의해 특정된 상기 단위영역내에 배치되는 배치요소의 데이터를 기억하는 가상 배치영역을 구하는 제2수단과, 상기 가상 배치영역이 비어있는가 여부를 판정한느 제3수단과, 상기 제3수단에서 긍정 판정인 경우에 상기 배치요소를 배치할 수 있음을 판정하는 제4수단과, 상기 제3수단에 의한 판정결과가 부정일 때, 상기 배치요소를 배치할 수 없음을 판정하는 제5수단을 구비한 것이 특징인 배치요소 배치설계 시스템.
  15. 제4항에 있어서 회로의 배선 데이터를 포함하는 배치데이타(24)를 상기 배치 제어수단(29)에 입력하고, 상기 배치제어수단(29)에 입력하고, 상기 배치제어수단(29)내의 확률분포 생성수단(45)에, 확률분포를 생성하기 위한 상수를 포함한 파라미터(25)를 입력하기 위한 배치 데이터 입력수단(23)을 구비한 것이 특징인 배치요소 배치 설계 시스템.
  16. 제15항에 있어서, 상기 확률분포 생성수단(45)이, 상기 배치 데이터 입력수단(213)으로부터 파라미터(25)의 일부로서 공급된 변수 Ux와 Uy를사용하여, 현재 좌표치(x, y)와 동등한 편균을 갖는 정규 분포에 의해 신좌표치(x, y)를 생성하기 위한 확률분포를 생성하고,
    f(X)=(2π)-1/2Ux-1exp · [-(X-x)²/2Ux²]
    f(Y)=(2π)-1/2Uy-1exp · [-(X-x)²/2Uy²]
    상기 좌표치 생성수단(44)이, 상기 확률분포에 의하여 신좌표위치를 생성하는 것이 특징인 배치요소 배치설계 시스템.
  17. 제15항에 있어서, 상기 확률분포 생성수단(25)이, 상기 배치 데이터 입력수단(23)으로부터 파라미터(25)의 일보로서 공급된 변수 Ux와 Uy와, 상기 단일셀이 배치된 단위영역의 번호에 의해서 단일셀의 치수로서 정의된 S를 사용하여 현재의 좌표치(x, y)와 동등한 평균을 갖는 정규분포에 의해 신좌표치(x, y)를 생성하기 위한 확률분포를 생성하고,
    f(X)=(2π)-1/2Ux-1exp · [-(X-x)²/2Ux²]
    f(Y)=(2π)-1/2Uy-1exp · [-(X-x)²/2Uy²]
    상기 좌표치 생성수단(44)이, 상기 확률분포에 의하여 신좌표치를 생성하는 것이 특징인 배치요소 배치설계 시스템.
  18. 제15항에 있어서, 상기 확률분포 생성수단(45)이, 현재 좌표치(x, y)를 사용하여, 양의 실수 aodd와 음의 실수 aeven, 평균 x+aodd와 y+aodd를 갖는 확률분포의 제1세트와, 평균 x+aeven와 y+aeven을 갖는 확률분포의 제2세트를 생성하며, 상기 좌표위치 생성수단(44)이, 상기 제1세트의 확률분포와 제2세트의 확률분포중 어느 하나를 사용하여 현좌표치(x, y)에 의한 신좌표치를 생성하는 것이 특징인 배치요소 설계 시스템.
  19. 제15항에 있어서, 상기 확률분포 생성수단(45)이, 난수를 발생키 위한 난수발생수단(184)과, 신좌표치 산출을 위한 좌표치산출수단(185)과, 상기 난수발생수단(184)과 상기 좌표치 산출수단(185)을 제어하기 위한 제어수단(183)을 구비하고 있고, 상기 좌표위치 생성수단(44)이, 상기 파라미터 데이터 입력수단(23)으로부터 입력된 파라미터를 기억시키기 위한 파라미터 기억수단(182)을 더 구비한 것이 특징인 배치요소 배치설계 시스템.
  20. 제19항에 있어서, 상기 좌표위치 생성수단(44)이, 좌표위치 생성처리에 따라 조표위치를 생성하고, 상기 제저수단(183)이, 상기 난수생성수단(184)에 의해 발생된 난수를 생성하고, 상기 제어수단(183)이 상기 수신된 난수를, 상기 좌표위치 산출부(185)에 공급하고, 상기 제어수단(183)이, 상기 좌표치 산출수단(185)에 의해 산출된 좌표치를 독출하고, 상기 제어수단(183)이, 상기 독출된 좌표치가 적정한가 여부를 판정하고, 상기 제어수단(183)이, 적정한 것으로 판정된 좌표치를 출력하고, 그렇치 않으면, 상기 난수발생수단(184)에 의해 발생된 난수를 수신함으로써 그의 처리를 반복하는 것이 특징인 배치요소 배치설계 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691913A (en) * 1994-03-28 1997-11-25 Matsushita Electric Ind. Co. Layout designing apparatus for circuit boards
US5640328A (en) * 1994-04-25 1997-06-17 Lam; Jimmy Kwok-Ching Method for electric leaf cell circuit placement and timing determination
US5535134A (en) * 1994-06-03 1996-07-09 International Business Machines Corporation Object placement aid
US5619419A (en) * 1994-09-13 1997-04-08 Lsi Logic Corporation Method of cell placement for an itegrated circuit chip comprising integrated placement and cell overlap removal
US6516307B1 (en) 1995-02-24 2003-02-04 Fujitsu Limited Next alternative generating apparatus using simulated annealing and method thereof
JPH08235150A (ja) * 1995-02-24 1996-09-13 Fujitsu Ltd シミュレーティド・アニーリングによる次候補生成装置および方法
US5796625A (en) * 1996-03-01 1998-08-18 Lsi Logic Corporation Physical design automation system and process for designing integrated circuit chip using simulated annealing with "chessboard and jiggle" optimization
JP3204381B2 (ja) * 1997-11-04 2001-09-04 エヌイーシーマイクロシステム株式会社 半導体装置の自動配置配線方法
US6099583A (en) * 1998-04-08 2000-08-08 Xilinx, Inc. Core-based placement and annealing methods for programmable logic devices
US6898773B1 (en) * 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
JP2003076734A (ja) * 2001-09-03 2003-03-14 Fujitsu Ltd 集積回路設計装置及び集積回路設計方法並びにプログラム
US6782518B2 (en) * 2002-03-28 2004-08-24 International Business Machines Corporation System and method for facilitating coverage feedback testcase generation reproducibility
US7113945B1 (en) * 2002-04-10 2006-09-26 Emc Corporation Virtual storage device that uses volatile memory
US7340489B2 (en) * 2002-04-10 2008-03-04 Emc Corporation Virtual storage devices
US7526739B2 (en) * 2005-07-26 2009-04-28 R3 Logic, Inc. Methods and systems for computer aided design of 3D integrated circuits
US7404166B2 (en) * 2005-10-24 2008-07-22 Lsi Corporation Method and system for mapping netlist of integrated circuit to design
CN107430526B (zh) * 2015-03-24 2021-10-29 瑞典爱立信有限公司 用于调度数据处理的方法和节点
CN109920787B (zh) * 2017-12-12 2021-05-25 中芯国际集成电路制造(北京)有限公司 互连结构的设计方法、装置及制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1502554A (ko) * 1965-12-01 1968-02-07
US4630219A (en) * 1983-11-23 1986-12-16 International Business Machines Corporation Element placement method
JPS60114968A (ja) * 1983-11-28 1985-06-21 Hitachi Ltd 推論システム
US4700316A (en) * 1985-03-01 1987-10-13 International Business Machines Corporation Automated book layout in static CMOS
US4918614A (en) * 1987-06-02 1990-04-17 Lsi Logic Corporation Hierarchical floorplanner
JPH02242474A (ja) * 1989-03-16 1990-09-26 Hitachi Ltd 素子配置最適化方法及び装置並びに最適配置判定方法及び装置
DE69033724T2 (de) * 1989-12-04 2001-11-29 Matsushita Electric Industrial Co., Ltd. Plazierungsoptimierungssystem mit Hilfe von CAD
US5208759A (en) * 1990-12-13 1993-05-04 Vlsi Technology, Inc. Method for placement of circuit components in an integrated circuit

Also Published As

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