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본 발명은 멀티프로세서 캐쉬시스템의 Mbus 레셀2 캐쉬 코히어런시 프로트콜에 있어, 캐쉬미스시 요구되는 데이터를 소유 또는 코히어런트 리이드 및 인발리데이트 트랜스액션이면 해망 캐쉬콘트롤러 MIH(코히어런트 리이드시는 MSH)신호를 어서트하여 다음 레벨 메모리 대신 데이터를 공급하게 하여 메모리 악세스타임을 줄일수 있다.
Description
멀티프로세서용 캐쉬 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 MIH 발생회로도,
제2도는 본 발명의 MIH 발생회로도,
제3도는 또다른 본 발명의 MIH 발생회로도,
제4도는 본 발명 제어방법을 설명하는 플루우챠트.
Claims (1)
멀티 프로세서 시스템의 Mbus 레벨2 캐쉬 코히어런스 프로토콜에 있어서, 캐쉬 미스시 요구되는 데이터를 소유 또는 익스클루시브 크린 상태로 가지고 있는 캐쉬모듈이 코히어런트 리이드/코히어런트 리이드 및 인발 리 데이트 트랜스 액션이면 해당 캐쉬 콘틀롤러가 MIH 신호를, 코히어런트 리이드시는 MSH 신호를 어서트하여 다음 레벨 D램 메모리 대신 데이터를 공급하게 하는 멀티 프로세서용 캐쉬 제어방법.