KR930006625B1 - 어드레스 트랜지션 검출회로 - Google Patents

Abstract

내용 없음.

Description

어드레스 트랜지션 검출회로

제1a도는 종래의 어드레스 트랜지션 검출기(Address Transition Detector)의 기본 구성도,

제1b도는 종래의 어드레스 트랜지션 검출기의 동작 파형도,

제2도 및 제3도는 종래의 어드레스 트렌지션 검출기의 구성도,

제4a도는 본 발명의 어드레스 트렌지션 검출기의 구성도,

제4b도는 본 발명의 어드레스 트렌지션 검출기의 동작 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1,2,5 : ATD신호 발생기 3 : 딜레이 체인

4 : 인버터 체인 I1,I2,I3 : 인버터

T1,T2 : 전송 게이트

본 발명은 메모리 디바이스에 관한 것으로 특피 전송게이트(transmission gate)를 사용하여 배치설계(Layout) 면적을 줄이고 스피드가 따르면, 전류 손실이 없이 어드레스 트랜지션 검출신호(Address Transition Detection Signal)를 얻어 내는 회로에 관한 것이다.

또한 본 발명은 메모리 디바이스 이외에 입력신호 변화에 일정한 폭을 갖는 펄스 발생기에 사용할 수도 있는 회로에 관한 것이다.

종래의 어드레스 트렌지션 검출회로는 제2도 및 제3도에서 보는 바와 같이 그라운드 노드(Ground Node)를 갖는 형태의 배타 논리합(Exclusive OR)게이트를 제1a도와 같이 조합하여 어드레스 트렌지션 검출 출력(이하 'ATD'라 한다.)을 얻는 상태로 딜레이 레인과 베타 논리합 게이트를 제1a도와 같이 연결하여 구성된다.

따라서 ATD출력을 얻기 위해서는 전류가 그라운드 노드를 통해 직접적으로 흘러서 전력 손실을 발생시키게 된다.

즉 종래의 회로는 논리동작을 위한 그라운드 노드를 갖고 있으므로 전류의 대소의 차이는 있지만 전력 손실이 발생한다.

제2도와 같은 회로의 경우에는 딜레이 체인의 형태가 복잡하므로 배치 설계시 많은 면적을 차지하게 되며 전류 손실이 많은 단점이 있으며 제3도의 경우에는 프리차지(Precharg)된 전하가 그라운드로 빠지므로 전류 손실은 많이 줄어들지만 이를 근본적으로 막을 수는 없다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 연구된 것으로 어드레스 트랜지션을 검출하여 일정한 폭을 갖는 펄스를 효율적으로 발생시기는 것을 목적으로 한다.

또한 본 발명의 목적은 전송 게이트를 사용하여 배치설계 면적을 최소화시키고 가장 빨리 전류의 손실이 없이 ATD신호를 발생시키는 것을 목적으로 한다.

본 발명은 상기의 목적을 달성하기 위하여 제4a도에 도시된 바와 같이 특별한 회로의 첨가 없이 일정한 펄스폭을 만들기 위한 딜레이 회로인 단순한 인버터 체인에서 신호를 추출 조합하여 전송게이트를 제어시키는 단자에 입력시켜 어드레스 트렌지션시에 펄스를 발생시키도록 하였다.

또한, 본 발명은 어드레스 트렌지션 검출시 그라운드로 흐르는 전류를 막기 위하여 전송게이트를 사용하여 그라운드 노드 자체를 제거하였다.

이하에서 첨부된 도면은 참고로 하여 본 발명을 상세허 설명한다.

제4a도에서 보는 바와 같이 본 발명은 인버터로 구성되어 일정한 펄스폭을 발생시키는 딜레이 체인(3), 입력단이 어드레스 버퍼(AB)에 연결되고 출력단이 딜레이 체인(3)에 연결되어 있는 인버터(I1) 및 입력단이 딜레이 체인(3)에 연결되어 있는 인버터(I2)로 구성된 인버터 체인(4), 어드레스 버퍼(AB)에 입력단이 연결되어 있는 전송 게이트(T1) 및 인버터(I1)의 출력단에 입력단이 연결되어 있는 전송게이트(72)로 구성된 ATD신호발생기(5)를 포함하고 있다.

인버터 체인(4)내의 딜레이 체인(3)을 구성하는 인버터 갯수는 그 숫자와는 무관하다.

또한 ATD 신호발생기(5)의 전송게이트 T1, T2를 제어하기 위한 출력노드(A) (B)가 제4b도에 도시된 동작 파형을 갖는다면 노드(AB)(A)(B)의 위치를 딜레이 체인(4)의 어떤 노드에서 얻어도 회로 동작에 무관 하다.

ATD신호 발생기(5)는 2개의 전송 게이트로 이루어지며 간단히 연결되어 회로를 구성하므로 ATD신호발생기(5) 자체의 출력 손실이 없이 ATD출력을 얻을 수 있다.

이때 ATD출력은 노드(D)에서 얻어지며 인버터(I3)는 로드(Load)를 구동시키기 위한 것으로 회로 동작에 아무런 영향을 미치지 않는다.

본 발명의 기본 구성을 제4a도에 도시된 바와 같으나, 인버터 체인(4) 내의 딜레이 체인(3)의 인버터 숫자를 짝수로 하여 제4b도의 동작 파형중 "B"가 반전되어 "C"와 같이 되어도 일정한 폭을 갖는 펄스를 발생시켜 어드레스 트렌지션 검출기의 역할을 수행하게 된다.

또한 각 전송 게이트(T1)(T2)의 출력단에 입력단이 연결되어 있는 출력 증폭용 인버터(13)를 연결하여 구성하여도 ATD출력을 얻을 수 있으며, 딜레이 체인(3)의 인버터의 갯수나 혹은 형태(저항, 케패시터, 차동 증폭기의 조합으로 이루어진 딜레이 체인)에 관계없이 전송 게이트를 제어하기 위한 신호, 즉 제4b도의 "A", "B" 또는 "C"의 형태를 갖는 신호를 얻어 제어 ATD신호 발생기(5)에 입력시키면 ATD출력을 얻을 수 있다.

ATD 신호발생기(5)는 ATD출력을 얻기 위한 그라운드 노드 자체를 제거함으로서 그라운드로 흐르는 전류 손실을 없애는 효과가 있다.

또한 본 발명은 제1b에서의 동작 파형들이 전송 게이트의 제어 및 입력신호로 사용되므로 종래의 회로와는 달리 입력 파헝 자체가 출력파형이 되므로 빠르게 반응한다.

본 발명은 제4a도에 도시된 바와 같이 단순한 딜레이 체인(3)과 전송 게이트의 연결로 간단히 이루어지므로 배치 설계 면적을 줄일 수 있는 효과도 있다.

본 회로는 메모리 디바이스 이외에 입력신호 변화에 일정폭을 갖는 펄스 발생기로 사용할 수 있다.

Claims (5)

1. 인버터로 구성되어 일정한 펄스폭을 발생시키는 딜레이 체인(3), 입력단이 어드레스 버퍼(AB)에 연결되고 출력단이 딜레이 체인(3)에 연결되어 있는 인버터(I1) 및 입력단이 딜레이 체인(3)에 연결되어 있는 인버터(I2)로 구성된 인버터 체인(4), 어드레스 버퍼(AB)에 입력단이 연결되어 있는 제1전송 게이트(T1) 및 인버터(I1)의 출력단에 입력단이 연결되어 있는 제2전송 게이트(T2)로 구성된 ATD신호 발생기(5)를 포함하고 있는 것을 특징으로 하는 어드레스 트랜지스터 검출회로(Address Transition Detection Circuit).
2. 제1항에 있어서, 상기 딜레이 체인(3)의 인버터 갯수가 짝수로 되어 있는 것을 특징으로 하는 어드레스 트랜지션 검출회로.
3. 제1항에 있어서, 상기 딜레이 체인(3)의 인버터 갯수가 홀수로 되어 있는 것을 특징으로 하는 어드레스 트랜지션 검출회로.
4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 각 전송 게이트(T1)(T2)의 출력단에 입력단이 연결되어 있는 출력 증폭용 인버터(I3)를 포함하고 있는 것을 특징으로 하는 어드레스 트랜지션 검출회로.
5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제어용 신호 추출 노드(A)(B)의 위치를 변경하여 연결한 것을 특징으로 하는 어드레스 트랜지션 검출회로.