KR930006526B1 - 반도체 장치 제조 공정 - Google Patents

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아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Abstract

내용 없음.

Description

[발명의 명칭]
반도체 장치 제조 공정
[도면의 간단한 설명]
제1도 내지 3도는 에칭 후에 때로 얻어진 측벽 구성을 도시한 도면.
제4도 및 제5도는 재용착의 가능한 구성을 도시한 도면.
제6도 및 7도는 재용착 구성의 효과를 도시한 도면.
제8도 내지 11도는 마스크 각도의 효과를 도시한 도면.
[발명의 상세한 설명]
[발명의 배경]
[1. 발명의 분야]
본 발명은 건조 에칭을 수반하는 반도체 장치 공정에 관한 것이다.
[2. 기술적 배경]
반도체 장치는 일반적으로 반도체 물질, 금속, 절연체의 용착 및 선택된 패턴으로 이들 물질의 에칭을 포함하는 일련의 공정 단계를 통해 기판상에서 제조된다. 한가지 공통된 에칭 방법에 있어서, 반응 부식제 종류는 플라즈마에서 생성되며 에칭될 물질을 향하여 전계에 의해 고속도로 직사된다. 일반적으로 에칭중에, 에칭되는 물질은 소정의 패턴으로 윤곽이 그려진 중합체(전형적으로 내시막으로 명명된)와 같은 합성물에 의해 이 반응 종류로부터 선택된 영역에서 마스크된다. 그리하여, 내식막의 패턴은 에칭 과정중에 에칭된 기반 물질로 대체된다. 그 결과로서, 반도체, 절연체 및 금속 영역에서 원하는 장치 구성이 만들어진다.
가속된 반응 종류는 에칭할때 유익하게 이용되는데, 이것은 전형적으로 비등방성 에칭, 즉, 부식제 종류 운동량의 방향으로 에칭 피트(pit)벽을 따라 어떠한 점에서의 에칭 비율이 이 속도 벡터와 수직 방향의 에칭 비율보다 적어도 열배는 더 큰 에칭을 생성하기 때문이다. 일반적으로 두가지 효과가 비등방성 에칭의 성취에 기여한다. 하나의 상황에 있어서, 실리콘과 같은 에칭될 물질은 그 종류의 실온과 관련될때 보다 더 높은 운동량을 가질때만 소정의 종류, 예로, Cl+와 반응한다. 그리하여, 이러한 종류가 본질적으로 기판 표면과 직각으로 가속될때, 에칭은 단지 열적으로만 활성되는 부식제 종류와 관련된 잔여 무작위 방향보다는 이 방향에서 직각으로 발생한다. Cl2/C2F6플라즈마에서 생성된 종류에 의해 알루미늄을 에칭할 경우와 같은, 두번째 상황에 있어서, 등방성 에칭에 저항력 있는 물질은 에칭 과정중에 생성되며, 에칭되지 않은 측벽에 재용착되며, 비등방성 에칭을 촉진시킨다(1980년 6월 17일 허여된 미합중국 특허 제4,208,241호에는 재조합형 종류는 이러한 저항성 물질을 형성한다고 함). 즉, 재용착된 물질은 에칭 마스크로서 작용한다.
비등방성 에칭은 비에칭 영역의 치수(종종 선폭제어라 불리움)를 유지시키기 때문에, 한가지 또는 양쪽의 메카니즘을 이용하여 비등방성 에칭을 성취하는 것이 중요하며, 후속 공정을 용이하게 해주며, 그리고 라인을 밀접하게 이격되게 한다. 예로, 비등방 에칭보다는 차라리, 등방성 에칭일때, 즉, 부식제 운동량 방향에서 적어도 1/10의 에칭 비율은 측면 에칭 비율이 성취될때, 제1도에 도시된 바와 같이, 에칭 측면(14)는 내식막(15)을 이용하여 생성된다. 명백하게, 비등방성 에칭보다는 차라리 등방성 에칭의 성취는 선폭 제어, 즉 1) 기판 표면에서 마스크에 의해 한정된 소정의 대응 외형(12)으로부터의 어떠한 외형의 가장 큰 편의와 2) 마스크에 의해 한정된 선폭(12)의 절반 사이에서의 백분율을 감소시킨다(그리하여 외형 편의는 마스크선단을 따라 각각의 점에서 표면과 직각을 이루는 방향으로 이 외형을 규정하는 마스크 영역의 선단으로부터 연장하는 표면과 직각으로 측정된 에칭 측벽상의 어느 점으로부터의 거리이다). 유사하게, 측벽이 반대방향으로 경사지게 되면, 선폭 제어는 제2도에 도시된 바와 같이 구성되며, 여기에서 (15)는 내식막을 나타낸다. 제1도 및 2도에 도시된 바와 같은 구성은 선폭 제어 손실의 기여뿐 아니라 후속 처리를 방해하기 때문에 바람직하지 못하다. 예를들면, 에칭된 라인이 마스크, 예로, 이온 주입 마스크로서 사용되면, 어떠한 선폭 이득 또는 손실은 후속 마스크 사용에서 연관된 부정밀성을 증가시킨다. 그 대신에 절연층이 측부표면에서 물질을 제거하기 위해 비등방성 에칭을 뒤이은 모든 표면의 재용착에 의해 에칭 측벽상에 형성되면, 제1도에서 테이퍼진 측면은 비등방성 에칭중에 측벽상에 절연층을 구성한다.
비록 에칭중에 측벽 재용착은 많은 환경에서 비등방성 에칭의 지속과 연관되지만, 그래도 약간의 난점이 있다. 1982년 8월 10일 허여된 미합중국 특허 제4,343,677호에서 킨스브론, 레빈스테인, 및 윌렌브룩에 의해 논의된 바와 같이, 측벽 재용착을 제거하는 것이 바람직한데 그 이유는, 1)재용착이 후속 처리중에 제거하는 경향이 있으며, 2) 바람직하지 않은 형상을 나타내기도 하며, 3) 바람직하지 않은 전기적 또는 기계적 특성을 나타내기도 하기 때문이다. 또한 측벽 재용착은 항상 비등방성이라는 보증은 없다. 측벽 재용착의 발생 및 효과적인 반응 종류의 사용에도 불구하고, 제3도에서 (16)으로 도시된 바와 같은 이상(anomalous) 에칭 패턴이 사용되었다(여기에서 (15)는 내식막이다). 이들 이각(anomalie)은 기계적 안정성 및 전도성 특성을 저하시키기 때문에 일반적으로 바람직하지 못하다.
[발명의 요약]
측벽 재용착의 존재는 중요하며, 부식제 종류의 내성이외의 이전에 인식되지 않은 효과가 있다. 특히, 측벽재용착의 양이 크면 클수록, 재용착된 마스크 물질이 제거된 이후 측벽의 경사는 더 크다. 본 발명은 이러한 재용착의 양이 측벽을 둘러싸는 국부적인 기하학적 외형에 결정적으로 의존하는 것을 인지했다. 그리하여, 에칭 외형이 장치 공정변수, 예로, 전계효과 트랜지스터에서의 게이트 길이를 결정적으로 제어하는 환경에서와 같은, 선폭 제어가 긴급히 필요한 환경에서, 국부적인 보상이 에칭 측벽상에서 재용착을 위해 이루어져야 한다. 예로, 내식막 마스크는 과잉 재용착의 국부적인 영역에서 적절히 조절되어야 하며, 또 기하학적인 구성 외형은 이들 영역에서 조절되어야 한다.
또한 선폭 제어는 이전에 인식되지 않은 효과에 의해서도 영향 받는다. 선폭을 보호하고 수용 가능한 에칭 비율을 보장하기 위해(비등방성의 성취에 기여하는 재용착된 물질의 표면을 포함하는), 마스크 물질 표면은 주의깊에 조절되어야 한다. 재용착된 물질의 구성이 제어되면, 제3도에 도시된 바와 같은 이상 에칭효과, 및 이상적으로 느린 에칭 비율은 회피된다. 내식막 마스크의 측면은 또한 측벽의 구성에 영향을 준다. 즉, 재용착 이후 에칭 피트 경계는 제거된다. 만일 에칭 패턴을 규정하는 내식막의 일부분이 반응 종류의 운동량 방향을 갖는 초과 각도를 형성하는 표면을 나타내면, 선폭 제어는 상당히 저하된다. 이러한 모든 효과는 0.1㎛ 또는 그 이상의 선폭 제어가 바람직할때 특히 중요하다.
[발명의 상세한 설명]
본 발명은 에칭 속도 및 선폭과 같은 에칭 특징이 재용착 처리에 상당히 의존하는 것을 알았다. 첫째로 고려할 것은 재용착의 확장이다. 측벽상에 재용착 비율이 클수록, 이 측벽의 경사는 더 커진다(이 문맥에서, 에칭 피트 측벽은 재용착된 물질, 즉 에칭중에 측벽에 부가된 물질이 제거될때, 에칭 피트 표면의 구성이다). 만일 재용착이 발생하면, 측벽 경사(부식제 종류의 모멘트 방향으로부터의 편차)가 생겨나며 이 경사의 확장은 에칭 피트의 바닥에서 에칭 측벽상의 재용착 크기에 의존한다. 에칭 효력상의 재용착 효과는 제4도 및 제5도에 도시된다. 만일 약간의 소량의 재용착(23)이 생성되면, 그때 제4도의 (20)으로 도시된 바와 같은 측벽 각도가 얻어진다. 반대로, 만일 비교적 큰 양이 재용착되면, 그때 제5도에 도시된 바와 같은 구성이 얻어지며, 여기에서 반점으로 처리된 영역(23)은 재용착된 물질을 나타내며, (20)은 측벽의 표면을, 그리고 (41)은 내식막을 나타낸다. 제4도 및 제5도에 도시된 바와 같이 측벽의 각도가 증가하면, 선폭제어는 손실된다. 그리하여, 이러한 선폭 손실에 대한 보상이 이루어져야 한다. 일반적으로, 이러한 보상은 1) 석판 인쇄 처리를 조절하여서, 예로, 넓혀지는 선폭을 보상하여 소정의 선폭을 만들어내도록 적당히 좁은 라인을 이용하여서, 성취되며 2) 재용착의 확장을 제한하여서 성취된다. 두번째 방법에 있어서, 에칭 후에 1) 측벽의 선형적인 최소 구획 맞춤과 2) 최소 구획 맞춤의 교차점에서 부식제 종류 운동량 벡터 표면의 방향 사이의 각도가 소정의 선폭 제어, 예로 0.5㎛의 에칭 피트 깊이를 갖는 0.1㎛의 외형 편의에 대한 12°각도보다 더 적은 각도를 발생하기에 충분히 적도록 재용착을 제한하여야 한다.
그러나, 재용착의 양은 기판에 걸쳐서 균일하지는 않다. 재용착의 주요 근원은 에칭된 물질로부터의 부산물 종류이다. 정확한 근사값에 관해 논의될 이상 에칭 패턴에서 제외한, 측벽의 각도는 1) 에칭 피트 바닥과 재용착된 물질간의 공유 면적에서의 재용착 용제 및 2) 부식제 종류 운동량의 방향으로 에칭되는 물질의 에칭 비율간의 비율에 의존한다. 에칭 피트의 바닥에서의 재용착 용제는 에칭 피트 바닥의 면적에 직접 의존된다. 비교적인 기하학적 구성 및 외형의 구성은 이 면적을 규정하며 그리하여 측벽 각도에 큰 영향을 준다. 그 결과로서, 재용착은 국부적인 기하학적 구성에 크게 의존하며, 그리하여 보상은 이러한 국부적인 변화에 따라 보상이 이루어져야 한다.
세가지의 기하학적 구성 형태는 장치의 형성에 주로 포함된다. 제1의 사례는 가장 가까운 측벽, 즉, 특성 거리를 가지며 그 깊이는 그 특정 거리의 적어도 반만큼 넓은 에칭 피트를 갖는 외형을 포함한다. 기판 표면을 갖는 마스크의 교차에 의해 형성된 모양의 가장 크고 그리고 가장 작은 치수의 차이가 50퍼센트보다 적으면 에칭된 공간은 특성 거리를 갖는다(모양의 치수는 모양의 질량 중심을 통해 모양에 걸쳐 모양상의 한점으로부터 라인의 새겨진 거리이다). 제2의 사례는 트렌치 구성을 포함한다. 즉, 마스크에 의해 한정된 에칭된 영역은 1) 에칭 피트 깊이의 7배보다 크지 않게 분리된 두개의 실제상의 평행 라인으로 경계되며, 2) 이들 평행 라인은 이러한 분리의 1.5배보다 길다. 세번째 사례는 개방 외형을 포함한다. 즉, 가장 밀접한 에칭 측벽은 에칭 피트를 형성하는 모든 다른 측벽과 떨어져서 에칭 피트 깊이의 적어도 7배보다 더 크다(이것은 한 에칭 피트에서 첫번째 사례 범위내의 부분, 예로, 사례 2 및 두번째 사례 범위내의 제2부분, 예로, 사례 3를 갖는 것이 가능하다는 것을 주목해야 한다. 예를들면, 아령 형태를 갖는 에칭 피트는 두가지 사례 1영역 및 한가지 사례 2영역을 갖는다).
제1, 제2사례에 있어서, 측벽 재용착은 제3사례 보다 덜 중요한데, 이것은 재용착 용제의 더 적은 근원 때문이다. 제3사례에 있어서, 에칭 피트 바닥의 면적은 가장 크며, 그리고 재용착의 양은 대응적으로 많다. 그리하여, 전형적으로 제6도의 평면도에서 도시된(62)와 같은 개방 외형은 양호하게 회피된다(제6도 및 제7도에서, (61)은 게이트를 규정하는, 그리고 두꺼운 필드 산화물(80)에 걸쳐 연장하며 트랜지스터 영역(84)으로 연장하는 게이트 전도체를 규정하는 내식막이다. 부가적으로, 영역(84)의 구성을 반복하는 영역은 명료성을 도모하기 위해 생략된다). 예를들어, 제1실시예에서, 비기능 외형은 기판상의 사례(3) 상황을 사례(2) 구성으로 변환하도록 형성된다. 제2실시예에서, 이러한 변환은 하나 또는 그 이상의 기능적 외형을 변화함으로써 성취되는데, 예로, 전도체는 재노선 설정되어 개방 측벽의 비교적 짧은 거리내로 지나간다(제7도의 (72 및 73) 참조). 그리하여 외형은 가장 적게 구부러진 경로 즉, 전기적으로 접촉될 점들 사이의 장치 설계와 양립하는 가장 짧은 거리로부터 재배치되어서, 에칭 피트 바닥의 면적을 제한한다. 이러한 방식으로, 부당한 국부적 구성은 개방 구성으로부터 사례(2)의 구성으로 변환된다. 그리하여, 보상은 선폭제어가 장치 특성을 유지하도록 요구된 영역에서 국부적으로 성취된다(국부적으로, 이 문맥에서, 보상은 동일한 선폭을 갖도록 설계된 다수의 영역중의 모든 영역이 아니라 적어도 한 영역에서의 보상이다). 제3실시예는 내식막 마스크를 국부적으로 보상하는 것을 포함한다. 이 실시예에서, 한 사례에서 다른 사례로 변환하는 대신에, 국부적 면적내 내식막 마스크는 다른 기하학적 구성 사례와 함께 발생하는 측벽 편의를 보상하도록 변경된다. 예를들어, 제6도에서, 영역(62)에 걸쳐 게이트(61)를 규정하는 내식막 특징은 이 사례3영역에서 발생하여 넓어지는 국부적 선폭을 보상하기 위해 영역(84)의 내식막으로부터 상당히 감소된다. 이 실시예는 상기 서술된 바와 같이 측벽이 테이퍼형이기 때문에 일반적으로 보다 덜 바람직하다.
상기 지적된 바와 같이, 측벽의 각도는 또한 기판 에칭 비율에 의존한다. 그리하여, 측벽 각도를 국부적으로 보상하는 임시 방법은 근원과는 무관한 플라즈마에서의 반응 종류 성분의 제어이다. 예를들어, 실리콘 트렌치는 유기체의 중합체/SiO2마스크를 갖는 부식제 가스를 기초로 한 Cl2를 이용하여 전형적으로 에칭된다. 중합체 마스크층의 소거에 의해, 재용착의 양은 감소되며, 그리하여 측벽 각도의 양은 공존 감소된다. 그리하여, 상기 기술된 바와 같이, 재용착의 양을 더욱 감소시키도록 화학 에칭 가스의 적절한 변경과 더불어 구성에서 변화를 이용하는 것이 가능하다.
이상 상황, 예로, 이변적인 등방성 에칭과, 선폭 손실 및 극히 느린 에칭 비율이 또한 발생한다. 이들 상황은 에칭중에 마스크(즉, 1) 측면 에칭의 장벽으로서 작용하는 재용착된 물질 또는 2) 내식막 물질의 특징을 한정하는 모서리로서 기능을 하는 물질이 부식제 종류에 의해 비섬광 충돌을 받을때 생겨난다(재용착된 물질은 재용착된 물질이 비등방적으로 에칭되지 않을때 에칭의 장벽으로 간주된다). 그러한 바람직하지 않은 접촉은 마스크 표면의 구성에 의존한다. 내식막 마스크에 대한 각도 기준을 위반함으로써 선폭의 무익한 손실을 피하기 위해, 에칭의 초기에, 점에서의 마스크의 탄젠트 각도 사이에서 형성된 각도는 기판을 교차하며 이 점에서의 기판과 직각을 이루는 것은 아크탄젠트
Figure kpo00001
보다 적을 것이다. 여기에서, x는 이 점에서의 수평 용착 비율이며, y는 기판의 에칭 비율이다. 재용착된 마스크 물질이 과도하게 에칭되는 결과를 막기 위해, 각도는 아크탄젠트
Figure kpo00002
보다 더 큰 측벽을 마스크하는데 쓰이는 재용착된 물질상의 어느점에서는 회피되어야 한다. 여기에서 z는 부식제 종류 운동량 방향과 평행한 방향으로 재용착된 물질의 에칭 비율이다(점에서 재용착된 마스크의 각도는 종류 운동량의 방향과 이 점에서의 마스크의 탄젠트 각도 사이에서 형성된 각도이다).
내식막 마스크에 대한 각도 기준을 위반한 결과는 선폭제어의 손실을 가져온다. 놀랍게도, 이 손실은 내식막 마스크의 외형 규정 모서리를 기반으로 하는 재용착된 장벽 물질의 형성에도 불구하고 생겨난다. 그리하여, 장벽 재용착의 생성을 유발하는 부식제 시스템에서 조차, 내식막 각도 기준은 만족되어야 한다. 재용착된 물질에 대한 각도 기준을 위반하는 많은 환경에서의 결과는 더욱 심각하기 조차하다. 예를들어, 각도 기준이 재용착된 표면의 점에서 위반될때, 기반 측벽의 일부가 노출된다. 만일 부식제 종류가 이러한 노출된 물질에 대한 중대한 측면 에칭 비율을 가지면, 그러한 측면 에칭은 빠르게 증식되고, 제3도에 도시된 바와 같은 구성이 얻어진다. 만일 중대한 측면 에칭 비율이 없다면, 심각한 결과가 여전히 가능하다. 예를 들어, 재용착에서 포함된 동적 처리는 더 많은 에칭에 의해 노출된 측벽을 굴곡지게 하는데, 여기에서 (81)은 에칭되는 물질을, (80)은 내식막을, 그리고 (82)는 재용착된 물질을 나타내는 제8도에 도시된 바와 같다. 이러한 굴곡된 표면상에서 계속된 재용착은 에칭 피트 바닥에서 에칭된 물질을 느리게 나타내게 하며 그리하여 에칭 피트 깊이 증식 비율을 공존적으로 감소시킨다. 이러한 에칭 비율은 감소되며 대응적으로 비용은 증가되며 외형이 전체적으로 묘사되기 이전에 용납할 수 없는 내식막 마스크 침식의 가능성을 증가시킨다. 그 대신에, 기반 물질(85)을 갖는 에칭 피트의 교차에 의해, 이 기반 물질의 바람직하지 않은 에칭은 용납할 수 없는 시간 동안 계속되는 반면 보호된 에칭 피트 바닥의 느리게 에칭된 선단은 제거된다.
이러한 결과를 피하기 위해, 재용착된 물질의 각도는 상부와 비교된 것으로서 에칭 피트의 바닥에서 형성 된 재용착된 물질의 양을 조절함으로써 제어된다. 일반적으로, 재용착된 마스크 각도 기준을 위반하는 것을 피하기 위해, 에칭 피트의 바닥에서 재용착 비율은 에칭 피트의 상부에서의 재용착보다 단지 10배 정도여야 한다. 균일성은 기하학적 구성을 변화하는 것과 같은 일시적 수단으로 얻을 수 있으며 그리하여 상부와 관련한 에칭 피트의 바닥에서 재용착 비율은 변화시킨다.
내식막 마스크 기준의 위반은 선폭 제어의 손실과 같은 용납할 수 없는 결과를 가져온다. 내식막 마스크 각도 기준을 위반할때, 제9도 내지 11도에 연속적으로 도시된 바와 같은 침식이 일어난다. 도시된 바와 같이, 물질은 마스크 아래로부터 침식되어 외형 치수는 원하는 바보다 더 적게 된다. 소정의 내식막 마스크 각도 제어 및 수직 내식막 벽을 필수적으로 생성하기 위한 본보기적 수단은 1981년 1월 13일 허여된 미합중국 특허 제4,244,799호에 기술된 바와 같이 삼층 높이 마스크를 사용한다. 이것은 참조로 여기에 인용된다.
다음의 실시예는 본 발명의 예증이 된다.
[실시예 1]
직경이 7.6㎝(3inch)이고 (100)평면에서 주표면을 갖는 실리콘 기판은 종래의 방법으로 세척된다. 기판은 튜브 노(furnace)의 샘플 홀더상에 배치된다. 노는 700℃의 온도로 가열된다. 테트라에틸오르토실리케이트(tetraetylorthosilicate)는 대략 33.34pa(0.25Torr)의 압력을 산출하도록 20sc㎝의 유동 비율로 노안으로 이입된다. 테트라에틸오르토실리케이트 유동은 3㎛의 층두께가 만들어지도록 충분한 시간 동안 계속된다. 기판은 노로부터 제거되며, HPR206 내식막(키논(quinone) 다이아진산화물 감광제를 갖는 기본적으로 노보락(novolak)수지인 헌트 화학 캄파니의 전매상품)의 1.8㎛층은 400rpm으로 스핀 코팅을 이용하여 적용된다. 기판은 1시간동안 200℃로 구워지며, 노출된 구워진 HPR층과 함께 방사 평행판 플라즈마장치의 접지 전극상에 배치된다. 이 장치는 소개되고, 알곤 및 질소 산화물내 5퍼센트 실란은 1.44 1/분 및 1.56 1/분의 유동 비율로 이입된다. 그때 펌핑 속도는 133.3pa(1.0Torr)의 총압력을 가하기 위해 조정된다. rf 방전은 대략 0.010w/㎠의 전력 밀도에서 13.56㎒의 주파수를 이용하여 주향된다. 플라즈마는 대략 120㎚(12000옹스트롬)의 실리콘 산화물층이 재용착된 이후 소멸된다. 잔여 가스는 소실 및 제거된 기판으로부터 소개된다. 공중합체(copolymer)와 혼합된 디클로로프로필아크릴레이트(dichloropropylacrylate)의 700㎚(7000옴스트롬) 두께층은 2200rpm의 속도로 회전함으로써 형성된다. 기판은 팔라듐(palladium) Lα 소스를 갖는 x-선 노출 장치의 샘플 홀더상에 배치된다. 노출 마스크는 위에 놓인 금 패턴을 갖는 붕소 질화물 막을 갖는다. 이 금 패턴은 직경이 0.3㎛ 에서 2.0㎛까지 가변하는 균일하게 이격된 개구를 갖는다. x-선 노출은 15mjoules/㎠의 총 적용량이 제공될때까지 계속된다. 그때 노출된 내식막은 소정의 패턴에서 기반 실리콘 산화물의 일부분을 드러내도록 이소프로필(isopropyl) 알콜 및 메틸에틸 케톤(ketone)의 혼합물에서 침전에 의해 만들어진다. 기판은 육각형 캐소우드 에칭 장치의 동력 캐소우드로 이동된다. 소실은 소개되며, CFH3는 1.33pa(10m Torr) 압력을 산출하는 60sc㎝의 유동 비율에서 이입된다. 플라즈마는 13.56㎒의 fr 주파수 및 대략 0.3w/㎠의 전력 밀도를 이용하여 주향된다. 에칭은 노출된 실리콘 산화물 물질이 기반 HPR의 대응하는 부분을 드러내도록 제거될때까지 계속된다. CHF3는 소개되며, 70sc㎝의 유동 비율에서 산소는 0.4pa(3m Torr)의 압력을 산출하도록 이입된다. 또 다시, 플라즈마는 0.08w/㎠의 전력 밀도에서 주향된다. 이 에칭은 노출된 HPR206 내식막이 제거될때까지 계속된다. 소실은 소개되며 니트로겐으로 거꾸로 채워지며, 기판은 제거된다.
기판은 제2육각형 반응기의 동력 캐소우드상에 비치된다. 이 반응기는 기판에 의해 점유되지 않은 육각형 캐소우드 마면의 면적을 점유한 기판을 둘러싸는 실리콘-도장된 트레이(tray)를 포함한다. 소실은 소개되며, CHF3는 9.33pa(70m Torr)의 압력을 생성하도록 30sc㎝의 유동 비율에서 이입된다. 플라즈마는 13.56㎒의 rf 주파수 및 0.16w/㎠의 전력 밀도를 이용하여 주향된다. 플라즈마는 측정된 시간 주기 이후 소멸된다. 소실은 다시 소개되며, 니트로겐으로 거꾸로 채워지며 기판은 제거된다. 이용된 시간 주기는 충분히 짧아서 에칭은 HPR을 기반으로 하는 실리콘 산화물층의 전 두께에 걸쳐 진행되지 않는다. 기판은 주사 전자 현미경을 이용하여 관찰된다. 이 관찰은 기판을 절단 및 광택을 내며 그리고 다른 직경의 마스크 개구와 연관된 에칭 깊이를 측정함으로써 이루어진다. 마스크 개방에 좌우하는 에칭 비율에서의 큰 편차가 있음을 발견했다. 예를 들어, 7.5㎚/분(75옹스트롬/분)의 에칭 비율은 0.3㎛ 개방동안 얻어지며, 20㎚/분(200옹스트롬/분)의 에칭 비율은 0.6㎛ 개방 동안, 그리고 25㎚/분(250옹스트롬/분)은 1㎛ 및 이보다 더 큰 개방 동안 얻어진다. 제8도에 도시된 바와 같이, 각각의 에칭 피트는 둥근 바닥을 나타내고 있다. 이 바닥의 굴곡은 소형 마스크 개방보다 훨씬 크다.
[실시예 2]
직경이 10.2㎝(4inch)이고(100) 평면에서 주표면을 갖는 실리콘 기판은 종래의 기법으로 세척된다. 기판은 건조 산소 대기와 2퍼센트 HC1을 합한 950 ℃의 노에 배치된다. 기판은 25㎚(250옹스트롬) 두께 열산화물 층을 생성하도록 22분동안 이 조건하에서 유지된다. 400㎚(4000옹스트롬) 두께의 실리콘 영역은 열산화물상에 용착된다. 이 용착은 희석되자 않은 실란은 33.34pa(0.25 Torr)의 압력에서 이용된다는 것을 제외하고는, 실리콘 산화물 재용착에 대해 실시예 1에서 기술된 바와 같은 저압 화학 증기 용착법에 성취된다. 기판은 100 : 1의 H2O/HF에서 침지되며, 탈염수에서 세정되며 그리고 건조된다. 비소 이온은 1×1015비소/㎠의 총분량을 산출하기에 충분한 기간 동안 60KeV의 전위를 통해 가속된 비소 이온을 노출시켜서 기판으로 주입된다. 기판은 노출된 실리콘 층과 함께 공동 비산 용착 장치의 샘플 홀더상에 배치된다. 실리콘 탄탈(tantalum)의 마그네트론 소스가 이용된다. 이들 소스는 대략 2 : 1의 실리콘 대 탄탈의 용착 비율을 갖는 필름을 산출하도록 제어된다. 공동 용착은 층의 두께가 대략 250㎚/(2500옹스트롬) 될 때까지 계속된다. 기판은 공동 용착 장치로부터 제거되며 30분동안 주위온도 650℃ 에서 알곤내에 배치된다.
실시예 1에서 기술된 바와 같은, 삼중 내식막은 HPR의 바닥층과, 실리콘 산화물의 중간층을 이용하여 형성되지만, 메사추세츠 뉴톤 소재의 시플리 캄파니 인코포레이티드에 의해 제조된 마이크로포시트(Microposit) 1400의 700㎚(7000옹스트롬) 두께의 상부 감광성 내식막층을 이용하는데, 이는 스핀 코팅에 의해 용착된 것이다. 상부 감광성 내식막은 NMOS 집적 회로의 게이트 레벨에 대응하는 패턴을 갖는 십자선을 이용하여 사영 프린팅(대략 5 : 1의 사영 비율)에 의해 노출된다. 그리하여, 이 패턴은 약간의 영역에서 그러한 일련의 라인을 포함한다. 노출시키는 소스는 405㎚ 라인을 이용하는 350와트 수은 아크 전구이다. 노출된 감광성 층은 마이크로포시트 453 현상액(시플리 캄파니 코포레이티드에서 제조)에 0.5분간 침지시켜 성장된다. 노출된 기반 실리콘 산화물층 및 HPR 층은 실시예 1에 서술된 바와 같이 성장된다.
윤곽이 그려진 패턴을 갖는 기판은 폴리아크릴레이트 트레이를 가지는 육각형 반응기상에 배치된다. 소실은 소개되며, CCl3F는 0.93pa(7m Torr)의 부분 압력을 산출하도록 30sc㎝의 유동 비율에서 이입된다. 플라즈마는 13.56㎒의 rf 주파수 및 0.03w/㎠의 전력 밀도를 이용하여 주향된다. 플라즈마는 에칭이 탄탈/실리콘 영역이 통하여서 부분적으로 기반 실리콘 영역안으로 진행된 이후 소멸된다. 소실은 또 다시 소개되며, 분자 염소 가스는 5.33pa(40m Torr)의 부분 압력을 산출하도록 60sc㎝의 유동 비율에서 이입된다. 플라즈마는 또 다시 주향되며 전체 잔여 실리콘 층을 제거하기에 필요한 주기보다 1.5배 더 긴 시간 주기 이후 소멸된다.
분할한 이후 기판은 주사 전자 현미경으로 관찰된다. 측벽이 아주 근접한 곳에서는, 제3도에 도시된 바와 같은 횡단면도가 얻어진다. 제5도에 도시된 측면은 외형이 아주 근접하지 않은 곳에서 얻어진다.

Claims (6)

  1. 기판상에 내식막 마스크를 형성하는 단계와, 기판이 유효 부식제 종류와의 반응을 포함함으로써 다수의 외형을 한정하는 다수의 에칭 피트를 형성하도록 상기 기판을 에칭하는 단계와, 에칭중에 에칭 피트의 측벽상에서 물질이 재용착될때 마다 상기 장치를 완성하는 단계를 구비하는 반도체 장치 제조 공정에 있어서, 상기 공정은, 1) 상기 측벽의 구조상에 상기 재용착의 영향을 국부적으로 보상하는 단계와, 2) 상기 재용착된 물질이 상기 기판에서 등방성 에칭의 장벽으로 될때, a) 상기 내식막 마스크가 기판과 교차하는 점에서 상기 내식막 마스크의 탄젠트 각도와 b) 상기 점에서 상기 기판과 직각 사이에서 형성된 각도가 아크탄젠트
    Figure kpo00003
    보다 더 적은 각도가 되도록 상기 부식제 종류를 상기 내식막 마스크와 접촉시키는 단계와, 3) 상기 재용착된 물질이 상기 기판에서 등방성 에칭의 장벽으로 제공될때, 상기 부식제 종류의 운동량 방향과 상기 측벽을 마스크하도록 작용하는 상기 내식성 재용착된 물질상의 모든 점에서 상기 재용착된 물질의 탄젠트 각도 사이의 접촉 각도가 아크탄젠트
    Figure kpo00004
    보다 더 적은 각도가 되도록 상기 접촉 각도를 제한하는 단계를 포함하며, 여기에서 x는 상기 점에서 상기 재용착의 수평비율이며 y는 상기 기판의 에칭 비율이며 z는 상기 부식제 종류 운동량 방향과 평행 방향으로 상기 내식성 재용착된 물질의 에칭 비율인 것을 특징으로 하는 반도체 장치 제조 공정.
  2. 제1항에 있어서, 상기 외형중의 하나는 트랜지스터의 게이트를 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  3. 제1항에 있어서, 상기 보상은, 1) 상기 내식막 마스크의 국부적인 치수를 조절하는 것을 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  4. 제1항에 있어서, 상기 보상은, 1) 상기 외형중의 적어도 하나와 근접한 비기능적 외형을 형성하는 것을 특징으로 하는 반도체 장치 제조 공정.
  5. 제1항에 있어서, 상기 보상은, 1) 상기 외형중의 하나를 제2의 외형과 근접하게 최소한의 구부러짐을 갖게 전환하는 것을 포함하는 것을 특징으로 하는 반도체 장치 제조 공정.
  6. 제1항에 있어서, 상기 기판은 실리콘으로 이루어진 것을 특징으로 하는 반도체 장치 제조 공정.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200070625A (ko) * 2018-12-10 2020-06-18 연세대학교 산학협력단 나노 구조체 제조 방법 및 이를 이용하여 제조한 나노 구조체

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6289331A (ja) * 1985-10-16 1987-04-23 Toshiba Corp 微細パタ−ンの加工方法
EP0416809A3 (en) * 1989-09-08 1991-08-07 American Telephone And Telegraph Company Reduced size etching method for integrated circuits
US5492552A (en) * 1994-03-03 1996-02-20 Minnesota Mining And Manufacturing Company Holder for annealing fiber optic coils
US5463312A (en) * 1994-03-03 1995-10-31 Minnesota Mining And Manufacturing Company Faraday-effect sensing coil with stable birefringence
JP2924723B2 (ja) * 1995-08-16 1999-07-26 日本電気株式会社 ドライエッチング方法
JP4546483B2 (ja) * 2005-01-24 2010-09-15 パナソニック株式会社 半導体チップの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4208241A (en) * 1978-07-31 1980-06-17 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
JPS5713180A (en) * 1980-06-25 1982-01-23 Fujitsu Ltd Etching method
CA1202597A (en) * 1981-05-22 1986-04-01 Jean S. Deslauriers Reactive ion layers containing tantalum and silicon
US4436584A (en) * 1983-03-21 1984-03-13 Sperry Corporation Anisotropic plasma etching of semiconductors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200070625A (ko) * 2018-12-10 2020-06-18 연세대학교 산학협력단 나노 구조체 제조 방법 및 이를 이용하여 제조한 나노 구조체

Also Published As

Publication number Publication date
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