KR930005482B1 - 반도체소자 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체소자 제조방법
제1도는 종래 디바이스 구조의 단면도.
제2도는 본 발명 디바이스 구조의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트산화막
3 : 게이트 4 : CVD 산화막
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 메몰 콘택트(Buried Contact)(이하 B/C라 한다)를 갖는 고밀도 SRAM 제조공정중 B/C 부분에서 게이트 에치시 발생하는 실리콘 오버에치로 인해 B/C 정크션이 끊어지는 것을 개선하기 위한 것이다.
종래 디바이스의 제조공정을 제1도를 참고로 하여 설명하면, 먼저 기판(1)위에 게이트산화막(2)을 성장시키고 메몰콘택트를 에치한 후 폴리실리콘을 디포지션 및 도핑하여 게이트(3)를 형성하였다. 그리고 상기 게이트(3)를 에치한 후 CVD 산화막(4)을 디포지션하고 블랭키트 에치하여 게이트(3) 측면에 측벽을 형성하였다. 그리고 상기 게이트(3)를 에치한 후 CVD 산화막(4)을 디포지션하고 블랭키트 에치하여 게이트(3) 측면에 측벽을 형성하였다.
다음에 소오스/드레인 영역 형성을 위한 이온주입 및 어닐링(Annealing) 공정을 실시하여 모스패트 디바이스를 제조하였다. 그러나 상기와 같은 종래기술에 있어서는 게이트(3) 에치시 이 게이트 (3)와 기판(1) 사이의 에치 선택도가 극히 불량하여 메몰콘택트영역(5)에서의 실리콘을 오버에치하기 쉬우며, 일관성있는 에치를 고려할 때 그 오버에치를 감안한 콘트롤이 어려웠다.
또한, 오버에치가 심할 경우 도면과 같이 메몰 콘택트영역(5)을 완전히 관통할 수도 있게 되었다.
그리고 측벽형성시 실리콘 오버에치 영역(b 부분)의 측벽에 측벽산화막(6)이 형성되는 데 소오스/드레인 이온주입을 해도 이러한 측벽산화막(6)이 덮어씌어 있기 때문에 실리콘 오버에치 영역의 측벽 및 에지(Edge)부분에는 정크션 형성이 어렵다.
즉, 조래에는 실리콘 오버에치와 측벽산화막 커버(Covering)에 의해 메몰콘택트의 소오스/드레인의 불연속(Discontinuity) 발생으로 디바이스 페일(Fail)을 가져오는 결점이 있었다.
본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 이하에서 첨부된 도면 제2도를 참고로 하여 상세히 설명하면 다음과 같다.
먼저 기판(1) 위에 게이트 산화막(2)을 성장시키고 메몰 콘택트를 에치한 후 폴리실리콘을 디포지션 및 도핑하여 게이트(3)를 형성한다. 그리고 상기 게이트(3)를 에치한 후 1013cm12도우스(Dose)의 이온(예를들어 As)을 500kev로 주입하고 (“a ”영역)이어 CVD 산화막(4)을 디포지션하여 블랭키트 에치하므로 게이트(3) 측면에 측벽을 형성한다.
다음에 통상의 공정인 소오스/드레인 영역 형성을 위한 이온주입 및 어닐링을 실시하여 모스패트 디바이스를 제조한다.
이와같은 본 발명에 의하면 측벽 산화막을 디포지션하기 전에 이온을 추가하므로 실리콘 오버에서 영역의 측벽에서 측벽산화막 커버링에 의한 소오스/드레인 정크션의 불연속 문제를 개선할 수 있어 특히 메몰 콘택트를 갖는 고밀도 SRAM에 적용할 수 있는 장점이 있다.

Claims (2)

  1. 기판(1)위에 게이트 산화막(2)을 성장시키고 메몰 콘택트영역(5)을 에치하는 공정과, 폴리실리콘을 디포지션 및 도핑하고 선택적 식각으로 게이트(3)을 형성하는 공정과, 상기 에치된 메몰콘택트영역에 소오스/드레인 정션 불연속을 방지하기 위한 이온을 주입하는 공정과, 전면에 CVD 산화막을 디포지션하여 에치하므로 게이트 측벽 및 에치된 메몰콘택트 영역에 측벽산화막(4, 6)을 형성하는 공정과, 소오스/드레인 영역 형성을 위한 이온주입 및 어닐링을 실시하는 공정을 차례로 실시함을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 소오스/드레인 정션 불연속방지를 위한 이온주입은 As를 1013cm-2도우스로 50kev에서 주입함을 특징으로 하는 반도체 소자 제조방법.
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