Claims (1)
비디오 카메라의 테스트 장치에 있어서, 복합 영상신호를 받아 수평, 수직 동기신호와 영상신호를 각기 분리하여 출력하는 동기 분리부(10)와, 상기 동기 분리부(10)가 분리한 영상신호를 받아 디지탈 신호로 변환 출력하는 A/D 변환기(20)와, 상기 A/D 변환기(20)가 A/D 변환하는 영상신호를 받아 버퍼출력하는 제1~제6입력버퍼들(50~100)과 클럭을 발생시키는 발진기(300)와, 상기 발진기(300)가 발생시킨 클럭에 동기하여 상기 동기 분리부(10)가 분리한 수평, 수직 동기 신호를 받아 제1, 제2 어드레스 신호를 발생하는 어드레스 발생부(170)와, 상기 동기 분리부(10)로 부터 수평 동기신호를 받아 제1~제6입력 인에이블 신호를 생성하여 상기 제1~제6입력 버퍼들(50~100)에 각기 공급함으로서 상기 제1~제6입력버퍼들(50~100)이 상기 A/D 변환기(20)의 출력을 순차적으로 버퍼출력 하도록 상기 제1~제6입력버퍼들(50~100)을 순차적으로 인에이블 시키는 카운터(CT)와, 상기 어드레스 발생기(170)로 부터 제1,제2 어드레스를 받아 상기 제1~제6입력버퍼들(50~100)이 인에이블 되어 상기 A/D 변환된 영상신호를 순차적으로 버퍼출력 할때 상기 제1, 제2어드레스 신호에 따라 순차적으로 저장 하였다가 다시 순차적으로 출력하는 제1~제6메모리들(110~160)과, 상기 카운터(CT)의 출력을 분주하여 제1, 제2출력 인에이블 신호를 발생하는 분주기(DB)와, 상기 제1~제6메모리들(100~160)이 출력하는 신호를 상기 분주기(DB)가 발생한 제1, 제2출력인 인에이블에 따라 래치 출력하는 제1~제6 출력 버퍼들(180~230)과, 상기 제1~제6출력 버퍼들(180~230)의 래치 출력을 각기 2조씩 받아 D/A 변환하는 제1~제3 D/A 변환기(270~290)로 구성함을 특징으로 하는 병렬라인 센서 방식의 영상처리 테스터.A test apparatus for a video camera, comprising: a synchronous separator 10 for receiving a composite video signal and outputting horizontal and vertical synchronous signals and video signals separately, and receiving a video signal separated by the synchronous separator 10; A / D converter 20 for converting and outputting a signal, and first to sixth input buffers 50 to 100 for receiving and outputting a video signal A / D converted by the A / D converter 20 and a clock. An oscillator 300 for generating a signal and an address for generating first and second address signals in response to the horizontal and vertical synchronization signals separated by the synchronization separator 10 in synchronization with a clock generated by the oscillator 300. By receiving the horizontal synchronization signal from the unit 170 and the synchronization separating unit 10 to generate the first to sixth input enable signal to supply to the first to sixth input buffer (50-100), respectively The first to sixth input buffers 50 to 100 sequentially buffer the output of the A / D converter 20. A counter CT sequentially enabling the first to sixth input buffers 50 to 100 and receiving the first and second addresses from the address generator 170 to input the first to sixth inputs. When the buffers 50 to 100 are enabled to sequentially output the A / D-converted video signal, the buffers 50 to 100 sequentially store and output the data sequentially according to the first and second address signals. The six memories 110 to 160, the divider DB for dividing the output of the counter CT to generate first and second output enable signals, and the first to sixth memories 100 to 160. First to sixth output buffers 180 to 230 for latching and outputting the signal output by the divider DB according to the enable of the first and second outputs generated by the divider DB; The first to third D / A converters 270 to 290 for receiving two sets of latch outputs of the output buffers 180 to 230 and performing D / A conversion. Image Processing Tester.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.