KR930004945B1

KR930004945B1 - 디램 제어기

Info

Publication number: KR930004945B1
Application number: KR1019900022890A
Authority: KR
Inventors: 전병천; 이충근; 김영곤
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-06-10
Also published as: KR920013137A

Abstract

내용 없음.

Description

디램 제어기

제1도는 본 발명의 일실시예를 나타내는 블럭도.

제2도는 본 발명의 일실시예에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1,6 : 지연기 2 : 제어신호 발생기

3 : 주소 멀티 플렉서 4 : 디램(Dynamic RAM)

5 : 어드레스 버스

본 발명은 디램 제어기에 관한 것으로서, 특지 지연기와 제어신호 발생기를 이용한 디램 제어기에 관한 것이다.

종래의 디램제어기는 행주소와 열주소를 수신하는 주소 멀티플렉서(3)와, 상기 주소 멀티 플렉서(3)와 어드레스 버스(5)로 연결된 디램(4) 및 상기 주소 멀티 플렉서(3)와 디램(4)에 연결된 제어 신호발생기(2)로 구성되어서, 디램제어 신호인 RAS(Row Address Strobe)와 CAS(Column Address Strobe Signal), 멀티플렉서 제어신호(COLAD), 디램엑세스 완료를 알려주는 TERM(Terminate Signal) 신호를 시켄셜 로직으로 클럭에 동기시켜 발생시켰다. 상기 방식은 제어신호를 클럭에 동기시키므로 제어신호간의 최소 간격이 1클럭시간으로 제한되며, 또한 클럭의 정수배의 간격으로만 제어가 가능하다.

고속의 디램이 출현함에 따라 엑세스 제어신호간의 간격이 짧아져 기존의 방법으로 디램 제어 로직을 구성할 경우 높은 주파수의 클럭을 필요로 하며 또한 클럭 정수배의 시간간격으로만 제어를 하게 되므로써 디램이 제공하는 최소 엑세스 시간내에 엑세스 하지 못하는 경우도 발생하게 되는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 지연기를 이용하여 다수의 신호를 발생시켜 디램에 적절한 신호를 출력하여 디램의 엑세스 시간을 최적화 할 수 있도록 하는 디램 제어기를 제고함에 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 행 주소와 열 주소를 수신하는 주소 멀티플렉서와 상기 주소 멀티플렉서 및 디램 엑세스신호와 읽기/쓰기신호 및 리프레시 요구신호를 수신하여 주소 멀티플렉서 제어신호와 RAS와 CAS 및 WE를 출력하고 엑세스 완료신호를 시켄셜 로직으로 클럭에 동기시켜 발생시키는 제어신호 발생기로 구성된 디램 제어기에 있어서, CAS신호를 수신하여 지연시킨 신호를 상기 제어신호 발생기에 출력시키는 CAS지연수단, RAS신호를 수신하여 지연시킨 뒤 상기 제어신호 발생기에 출력시키는 RAS지연수단을 부가하여 디램의 엑세스 시간을 최적화 하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1도는 본 발명의 일실시예를 나타낸다. 도면에서 1은 RAS지연기, 2는 제어신호 발생기, 3은 주소 멀티 플렉서, 4는 디램, 5는 어드레스 버스, 6은 CAS지연기를 나타낸다.

디램 제어기는 행주소(Column Address)와 열주소(Row Address)를 수신한 후 신호를 출력하는 주소 멀티플렉서(3), RAS(Row Adress Strobe Signal)를 수신하여 지연시킨 후 신호를 출력시키는 RAS지연기(1), CAS(Column Address Strobe Signal)를 수신하여 지연시킨 신호(CASDL)를 출력하는 CAS지연기(6), 디램 엑세스 요구신호(RAMSEL)와 읽기/쓰기신호(R/W)와 리프레시(refresh) 요구신호(RFRQ)와 CAS를 지연시킨 신호(CADEL) 및 RAS를 지연시킨 신호를 수신하여 RAS와 CAS와 WE(Write Enable signal)와 엑세스 완료신호(TERM) 및 주소 멀티플렉서 제어신호(COLAD)를 출력하는 제어신호 발생기(2), 상기 어드레스 멀티프렉서(3)의 출력단에 연결된 어드레스 버스(5), 상기 어드레스 버스(5)의 출력단에 연결되어 WE와 RAS 및 CAS를 수신하는 디램(4)으로 구성되었다.

제2도는 본 발명의 일실시예에 따른 타이밍도이다. RAS지연기(1)로서 15nsec 간격으로 지연된 6개의 신호 RAS15, RAS30, RAS45, RAS60, RAS75, RAS90를 출력하고 CAS지연기(6)로서 30nsec지연된 CASDL신호를 출력한 것을 사용한다고 가정하였다.

제2도에서 디램엑세스를 요구하는 RAMSEL이 “1”에서 “0”으로 변화되면 그때 RAS15, RAS30, RAS45, RAS75, 리프레시 요구신호(RFRQ)에 의해 발생되는 리프레시 신호(RFSH)가 “1”이면 RAS를 “0”으로 변환시킨다(10). 즉 이전 엑세스 이후 75nsec 이상 RAS가 “1”을 유지했고(RAS프리차아지 시간이 충족되었고) 이프레시 사이클이 아닐 경우 RAS를 “0”으로 변화시킨다(10). RAS가 “0”으로 변화되는 순간에는 COLAD가 “1”이므로 제1도에서 주소 멀티플렉서(3)는 디램(4)의 주소버스(5) 상에 열주소(Row address)를 출력하여 RAS가 “0”으로 변화된 후 15nsec 지연된 RAS15가 변화되는 순간 COLAD가 “0”으로 변화(11)되어 주소 멀티플렉스(3)는 디램의 주소 버스(5)에 행주소(column address)를 출력한다. 물론 RAS15가 “0”으로 변화되어도 제1도에 표시된 바와 같이 RAMSEL, RAS신호가 “0”으로, RFSH신호가 “1”로 유지되어야만 COLAD가 “0”으로 변화된다. RAS가 “0”으로 변화된 후 30nsec 후에 RAS30이 “0”으로 변화되는데 이를 기준으로 하여 CAS를 “0”으로 변화시켜 디램(4)를 엑세스 한다(12). 엑세스의 완료를 알려주는 TERM 신호는 RAS60에 의해 “0”으로 변화되며 (13) 프로세서에서 TERM 신호를 받아 엑세스를 종료하고 RAMSEL신호를 “1”로 변화시키면 이를 기준으로 RAS, COLAD, TERM 신호를 “1”로 바꾸어(14) 엑세스를 종료한다.

프로세서가 연속하여 다시 디램을 엑세스하고자 하여 RAMSEL을 “0”으로 변화시키면(15) RAS15, RAS30, RAS45, RAS60, RAS75, RFSH가 모두 “1”이 된 다음에야(75nsec의 RAS 프리차아지 시간이 충족된 후) RAS가 “0”으로 변화되어 (16) 전과 동일한 엑세스를 시작한다.

엑세스 도중에 디램(4)의 리프레시를 요구하는 신호(RFRQ)가 “0”으로 변화되면(17) 엑세스가 완료되어 RAMSEL, RAS, COLAD, CAS, TERM신호가 모두 “1”일때 리프레시 사이클임을 표시하는 RFSH를 “0”으로 변화시킨다(18). 이때 RAS가 “1”이 되고 45nsec 이상 유지된 후, 즉 RAS, RAS15, RAS30, RAS45가 모두 “1”이면서 RFSH가 “0”일때 CAS를 “0”으로 변환시킨다(19). 그러면 30nsec가 경과된 후 CASDL에 의해 RAS가 “0”이 되며(20), RAS가 “0”이 되고 45nsec 지연된 RAS45에 의해 CAS가 “1”로 변화되며(21), RAS가 “0”이 되고 90nsec 지연된 RAS90에 의해 RFSH와 RAS가 “1”이 되어 (22) RAS-전(before)-CAS 리프레시 사이클을 완료한다. 리프레시를 완료한 후 RAS75에 의해 디램의 엑세스를 시작한다(23).

상기한 바와 같이 본 발명은 모든 제어신호를 RAS지연 신호와 CAS지연신호의 조합으로 발생시키므로, RAS 지연값을 조정하여 디램에 적절한 신호를 출력할 수 있으며, 특히 70nsec 이하의 엑세스 시간을 가지는 고속의 디램에 적용할 경우 디램의 고속성을 최적화 시킬 수 있는 효과가 있다.

Claims

행 주소와 열 주소를 수신하는 주소 멀티플렉서(3)와 상기 주소 멀티플렉서(3)에 연결되어 디램 엑세스 신호(RAMSEL)와 읽기/쓰기신호(R/W) 및 리프레시(Refresh) 요구신호(RFRQ)를 수신하여 주소 멀티플렉서 제어신호(COLAD)와 RAS(Row Address Strobe Signal)와 CAS(Column Address Storobe Signal) 및 WE(Write Ebable Signal)를 출력하고 엑세스 완료신호(TERM)를 시켄셜 로직으로 클럭에 동기시켜 발생시키는 제어신호 발생기(2)로 구성된 리램 제어기에 있어서, 상기 제어신호 발생기(2)에 연결되어 상기 제어신호 발생기(2)의 CAS신호를 수신하여 지연시킨 뒤 상기 제어신호 발생기(2)에 출력시키는 CAS지연수단(6), 상기 제어신호 발생기(2)에 연결되어 상기 제어신호 발생기(2)의 RAS신호를 수신하여 지연시킨 뒤 상기 제어신호 발생기(2)에 출력시키는 RAS지연수단(1)을 부가하여 디램의 엑세스 시간을 최적화 하는 것을 특징으로 하는 디램 제어기.