KR930004419B1

KR930004419B1 - 합성클럭 발생회로

Info

Publication number: KR930004419B1
Application number: KR1019900022868A
Authority: KR
Inventors: 주범순; 이창문; 김옥희
Original assignee: 한국전기 통신공사; 이해욱; 재단법인 한국전자 통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-05-27
Also published as: KR920013075A

Abstract

내용 없음.

Description

합성클럭 발생회로

제1도는 본 발명의 구성도.

제2도는 본 발명의 주요 신호간 관계를 나타내는 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 카운터부 2,3,4,5 : 제1, 제2, 제3, 제4D 플립플롭

6 : 차등 구동기(Differential Driver) 7,8,9,10 : OR, NOR, NAND, AND게이트

본 발명은 전전자 교환기의 망동기 장치에 수용되는 합성클럭 발생회로에 관한 것이다.

일반적으로, 전전자 교환기의 망동기 장치에서 시스템 클럭과 프레임 신호를 시스템내의 각 부분으로 전송하는 경우에 있어서 시스템 클럭과 프레임 신호를 각각 전송하므로써 전송 지연차로 인한 여러가지 문제점이 있었다.

따라서, 본 발명의 목적은 시스템 클럭과 프레임 신호를 하나의 신호로 합성하여 시스템 각 부분으로 전송하여 전송지연차로 인한 시스템내의 문제를 해결하는 합성클럭 발생회로를 제공하는데 있다. 본 발명은 상기 목적을 달성하기 위하여 시스템 클럭에 연결되어 있는 차등 구동수단과 상기 차등 구동수단의 한 출력에 연결되어 있는 카운터 수단, 상기 카운터 수단의 출력들에 연결되어 있는 제1D 플립플롭 수단과, 상기 카운터 수단의 출력 및 제1D 플립플롭 수단에 연결되어 있는 제2D 플립플롭 수단 상기 카운터 수단의 출력 및 제2D 플립플롭 수단의 출력에 연결되어 있는 제3D 플립플롭 수단(상기 제2 및 제3D 플립플롭 수단)의 출력에 연결되어 있는 OR 게이트 수단, 상기 OR 게이트 수단의 출력 및 카운터 수단의 출력에 연결되어 있는 NOR 게이트 수단, 상기 NOR 게이트 수단의 출력 및 카운터 수단의 출력에 연결되어 있는 NAND 게이트 수단, 상기 NAND 게이트 수단의 출력 및 차등 구동수단의 출력에 연결되어 있는 제4D 플립플롭 수단, 상기 제4D 플립플롭 수단의 출력에 한 입력단이 연결되고 다른 한 입력단은 시스템 클럭을 받도록 연결되어 있는 AND 게이트 수단(10)으로 구성하였다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명의 일실시예를 나타내는 회로 구성도이고, 제2도는 본 발명의 일실시예에 대한 타이밍도이다.

제1도에서 (1)은 카운터부, (2)는 제1D 플립플롭, (3)은 제2D 플립플롭, (4)는 제3D 플립플롭, (5)는 제4D 플립플롭, (6)은 차등 구동기(Differential Dirver), (7)은 OR 게이트, (8)은 NOR 게이트 (9)는 NAND 게이트, (10)은 AND 게이트를 각각 나타낸다. 본 실시예에서 시스템 클럭으로서 65.536㎒를 사용하였다.

카운터부(1)에서는 차등 구동기(6)의 출력인 65.536㎒ 클럭을 그 클럭단자(CP0)로 받아들여서 3개의 클럭 16.384㎒(O0), 8.492㎒(O1), 8㎑(O2)를 출력하며, 제1D 플립플롭(2)에서는 카운터부(1)에서 나온 8.192㎒(O1)를 클럭단자(CP1)로 8㎑(O2)를 데이타 입력단자(D1)로 받아들여, 8.192㎒(O1)에 리타이밍된 8㎑ 신호(Q1)를 발생시키며, 제2D 플립플롭(3)에서는 상기 8㎑ 신호(Q1)를 카운터부(1)에서 나온 8.192㎒(O1)의 한 클럭주기(120nsec)만큼 지연시키며, 제3D 플립플롭(4)에서는 다시 이 지연된 8㎑ 신호(Q2)를 카운터부(1)에서 나온 8.192㎒(O1)의 한 클럭주기(120nsec)만큼 지연시킨다.

이때, 제2D 플립플롭(3)의 출력 Q2와 제3D 플립플롭(4)의 출력 Q3를 OR 게이트(7)를 통해 OR 연산하여 나온 출력과 카운터부(1)에서 나온 8.192㎒(O1)를 NOR 게이트(8)를 통해 NOR 연산하여 16.384㎒(O0)에서 동기된 8㎑ 신호를 만들며, 이 NOR 게이트(8)의 출력과 카운터부(1)에서 출력된 16.384㎒(O0)를 NAND 게이트(9)를 통해 NAND 연산하여 32.768㎒에 동기된 8㎑ 프레임 신호를 만든다.

제4D 플립플롭(5)에서는 위의 32.768㎒에 동기된 8㎑ 프레임 신호를 데이타 입력(D4)으로, 차등 구동기(6)의 출력중에서 65.536㎒ 클럭을 클럭단자(CP4)로 하여 이 입력 8㎑ 프레임 신호를 다시 리타이밍하고 여기서 리타이밍된 8㎑ 프레임 신호와 시스템 클럭인 65.536㎒ 클럭을 AND 게이트(10)를 통해 AND 연산하여 65.520㎒ 합성클럭을 출력한다.

여기서 시스템 클럭인 65.536㎒, 차등 구동기(6)의 출력, 카운터부(1)의 출력인 16.384㎒(O0)와 8.192㎒(O1), NOR 게이트(8)의 출력, NAND 게이트(9)의 출력, 제4D 플립플롭(5)의 출력(Q4) 및 AND 게이트(10)의 출력간의 관계 타이밍도는 제2도에 도시되어 있다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 시스템 클럭과, 프레임 신호를 시스템내의 각 부분으로 전송함에 있어, 시스템 클럭과 프레임 신호를 각각 전송하는 경우에 전송지연차로 발생하는 문제를 상기와 같이 하나의 신호로 합성하여 전송케함으로써 해소시켰고, 더불어 전송선의 수를 절반으로 감소시키는 적용효과가 있다.

Claims

전자교환기의 망동기 장치에 사용되는 합성클럭 발생회로에 있어서, 시스템 클럭에 연결되어 있는 차등 구동수단(Differential Driver)(6)과; 상기 차등 구동수단(6)의 한 출력에 연결되어 있는 카운터 수단(1)과 상기 카운터 수단(1)의 출력들에 연결되어 있는 제1D 플립플롭 수단(2); 상기 카운터 수단(1)의 출력 및 제1D 플립플롭 수단(2)의 출력에 연결되어 있는 제2D 플립플롭 수단(3) 상기 카운터 수단(1)의 출력 및 제2D 플립플롭 수단(3)의 출력에 연결되어 있는 제3D 플립플롭(4); 상기 제2 및 제3D 플립플롭의 출력에 연결되어 있는 OR 게이트 수단(7); 상기 OR 게이트 수단(7)의 출력 및 카운터 수단(1)의 출력에 연결되어 있는 NOR 게이트 수단(8); 상기 NOR 게이트 수단(8)의 출력 및 카운터 수단(1)의 출력에 연결되어 있는 NAND 게이트 수단(9); 상기 NAND 게이트 수단(9)의 출력 및 차등 구동수단(6)의 다른 한 출력에 연결되어 있는 제4D 플립플롭 수단(5); 상기 제4D 플립플롭 수단(5)의 출력에 한 입력단이 연결되고 다른 한 입력은 시스템 클럭을 받도록 연결되어 있는 AND 게이트 수단(10)으로 구성되어 시스템 클럭과 프레임 신호를 함께 합성하여 시스템 내부로 전송하는 것을 특징으로 하는 합성클럭 발생회로.
제1항에 있어서, 상기 내부 시스템 클럭은 65.536㎒이고, 프레임 신호는 32.768㎒에 동기된 8㎑인 것을 특징으로 하는 합성클럭 발생회로.
제1항에 있어서, 상기 제1D 플립플롭(2) 및 제4D 플립플롭(5)을 리타이밍용으로 사용하는 것을 특징으로 하는 합성클럭 발생회로.
제1항에 있어서, 상기 카운터 수단(1), 제1D 플립플롭 수단(2), 제2D 플립플롭 수단(3), 제3D 플립플롭 수단(4), 제4D 플립플롭 수단(5) 및 차등 구동수단(6)과 각 논리 게이트(OR, NOR, NAND, AND)(7, 8, 9, 10)는 ECL 소자로 구성된 것을 특징으로 하는 합성클럭 발생회로.