JPS58130653A - デユプレツクス方式デ−タ伝送装置 - Google Patents
デユプレツクス方式デ−タ伝送装置Info
- Publication number
- JPS58130653A JPS58130653A JP57196857A JP19685782A JPS58130653A JP S58130653 A JPS58130653 A JP S58130653A JP 57196857 A JP57196857 A JP 57196857A JP 19685782 A JP19685782 A JP 19685782A JP S58130653 A JPS58130653 A JP S58130653A
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- JP
- Japan
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- signal
- clock
- slave station
- station
- master station
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1423—Two-way operation using the same type of signal, i.e. duplex for simultaneous baseband signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の関連する技術分野
親局と子局との間で２線回線を介してデュゾレツクス方
式で伝送を行うデータ伝送装置〒あって、親局において
第１のクロック周期をもつｆｊ 号ステップクロックが
発生され、このクロック周期の前半に親局から子局へと
信号が伝送され、後事において子局から親局へと信号が
伝送され、また信号伝送符号として、子局からの送信信
号を親局の信号ステップクロックと同期〒きるように選
定されている符号を使用したデュゾレツクス方式のデー
タ伝送装置に関する。
式で伝送を行うデータ伝送装置〒あって、親局において
第１のクロック周期をもつｆｊ 号ステップクロックが
発生され、このクロック周期の前半に親局から子局へと
信号が伝送され、後事において子局から親局へと信号が
伝送され、また信号伝送符号として、子局からの送信信
号を親局の信号ステップクロックと同期〒きるように選
定されている符号を使用したデュゾレツクス方式のデー
タ伝送装置に関する。
公知技術
。この公知の装置は近距離間の短い伝搬時間でのイ」号
伝送用である。２線同線上で、親局がらｒ局へと、また
はその逆へと伝送方向転換が交ｔ７に迅速に行なわれ、
そのつど単に１つの信号ステップに古まれる信号（１ビ
ツト、１双ビツト、１トライビツト）のみ伝送される。
伝送用である。２線同線上で、親局がらｒ局へと、また
はその逆へと伝送方向転換が交ｔ７に迅速に行なわれ、
そのつど単に１つの信号ステップに古まれる信号（１ビ
ツト、１双ビツト、１トライビツト）のみ伝送される。
伝送コードは、子局から信号ステップクロックが導出さ
れるように選定されており、これにより子局が親局と同
期される。
れるように選定されており、これにより子局が親局と同
期される。
この公知の装置フは子局に能動的クロック発生器が設け
られていない。従って回線が遮断されたときは、子局に
接続された端末機が子局からクロックを受けとれない。
られていない。従って回線が遮断されたときは、子局に
接続された端末機が子局からクロックを受けとれない。
また前記公知の装置の場合、親局から子局へはノ々イポ
ーラＲＺ（リタンツーゼロ）１号が送られ、子局から親
局へはユニポーラＲＺ（！Ｊタンツーゼロ）信号が送ら
れる。両送倍信号は各々ＮＲＺ （ノンリタンツーゼロ
）信号から成るクロックにより制御されて再生される。
ーラＲＺ（リタンツーゼロ）１号が送られ、子局から親
局へはユニポーラＲＺ（！Ｊタンツーゼロ）信号が送ら
れる。両送倍信号は各々ＮＲＺ （ノンリタンツーゼロ
）信号から成るクロックにより制御されて再生される。
しかし直流分のない伝送は先のＲＺ倍信号は行なえない
。
。
発明の目的
本発明の目的は、子局が親局のクロックに依存しないク
ロックを発生し、子局のクロック周期が受信時に迅速に
親局のクロック周期と同期される、冒頭に述べた形式の
装置を提供することにある。
ロックを発生し、子局のクロック周期が受信時に迅速に
親局のクロック周期と同期される、冒頭に述べた形式の
装置を提供することにある。
発明の構成と効果
この目的は、特許請求の範囲記載の本発明の構成により
達成される。子局において能動的にクロック発生を行う
ことによって、子局と接続された端末機が子局により常
にクロック制御されるようになる。その際、受信時には
親局の送ｆ、（クロックと同期されたクロックで制御が
行われ、伝送区間の遮断時には、親局のクロックとは異
なるクロック〒制御が行なわれ、しかもこの異なるクロ
ックが受信時に迅速に親局のクロックに同期されるよう
になる。
達成される。子局において能動的にクロック発生を行う
ことによって、子局と接続された端末機が子局により常
にクロック制御されるようになる。その際、受信時には
親局の送ｆ、（クロックと同期されたクロックで制御が
行われ、伝送区間の遮断時には、親局のクロックとは異
なるクロック〒制御が行なわれ、しかもこの異なるクロ
ックが受信時に迅速に親局のクロックに同期されるよう
になる。
本発明の有利な実施例が実施態様項記載の構成により実
現される。
現される。
次に本発明の実施例を図面を用いて詳細に説明する。
第１図のデータ伝送装置のブロック回路図において、端
末機］は親局２に、別の端末機３は子局４に接続されて
いる。この場合、端末機とは例えばテレックス装置のこ
とである。親局２は２線回線５を介して子局４に接続さ
れており、この２９回線は短く、例えば１つの建物内に
布設される。
末機］は親局２に、別の端末機３は子局４に接続されて
いる。この場合、端末機とは例えばテレックス装置のこ
とである。親局２は２線回線５を介して子局４に接続さ
れており、この２９回線は短く、例えば１つの建物内に
布設される。
親局２は、水晶発振ＷＱＩにより制御されるクロック発
生器Ｔ１を有し、このクロック発生器は送信クロックａ
（第２図ａ）を一方ではコーグＣ１に他方ではデコーダ
Ｄ１に供給する。
生器Ｔ１を有し、このクロック発生器は送信クロックａ
（第２図ａ）を一方ではコーグＣ１に他方ではデコーダ
Ｄ１に供給する。
コーグＣ１は端末機１から送信データｂ（第２図ｂ）を
受けとり、このデータを送信信号Ｃ（第２図Ｃ）にフー
ド化して、２線回線５に接続された変成器Ｕ１に供給す
る。変成器ＵｌはデコーダＤＩにも接続されており、デ
コーダは端末機１に受信データを供給する。
受けとり、このデータを送信信号Ｃ（第２図Ｃ）にフー
ド化して、２線回線５に接続された変成器Ｕ１に供給す
る。変成器ＵｌはデコーダＤＩにも接続されており、デ
コーダは端末機１に受信データを供給する。
子局４はコーグ０２を有し、このコーグも端末機３から
の送信データをコーグＣ１と同様に送信信号１（第２図
１）に変換し、この信号を２線回線５に接続された変成
器Ｕ２に供給する。子局４には、例えば４．６ＭＨｚの
定格周波数で動作する水晶発振器Ｑ２が設けられている
。水晶発振器Ｑ２は、分局器を備えたクロック発生器Ｔ
２に接続されており、分周器は入力端６で分周比をｎ−
１とｎ＋１との間で切換え可能〒あり、出力側７には受
信クロックｈが送出される。なおｎは発振器Ｑ２の周波
数と受信クロッりｈの周波数との比を表わす。受信クロ
ックｈはイン・ζ−タエにより反転された後、送信クロ
ックｇとしてコーグＣ２に供給される。
の送信データをコーグＣ１と同様に送信信号１（第２図
１）に変換し、この信号を２線回線５に接続された変成
器Ｕ２に供給する。子局４には、例えば４．６ＭＨｚの
定格周波数で動作する水晶発振器Ｑ２が設けられている
。水晶発振器Ｑ２は、分局器を備えたクロック発生器Ｔ
２に接続されており、分周器は入力端６で分周比をｎ−
１とｎ＋１との間で切換え可能〒あり、出力側７には受
信クロックｈが送出される。なおｎは発振器Ｑ２の周波
数と受信クロッりｈの周波数との比を表わす。受信クロ
ックｈはイン・ζ−タエにより反転された後、送信クロ
ックｇとしてコーグＣ２に供給される。
ｆ局４は２つのコンノミレータＫＯＭＰＩおよびＫＯＭ
Ｐ２を備え、これらに変成器Ｕ２が接続されている。一
方のコン・ξレータでは受信信号ｄの正の成分が、他方
のコンノミレータでは負の成分が整流され且つ振幅制限
される。各フン・ξレータには微分回路り工Ｆ１ないし
Ｄ工Ｆ２が後置ｆ＆ｆｉされており、微分回路の出力・
ξルスはＡＮＤゲート８を介して相反に結合される。Ａ
ＮＤゲート８従ってＡＮＤゲート８の出力側には信号ｅ
が生じ、パルス信号θは受信信号ｄの零通過時点で発生
する。この零点通過信号θは位相比較回路９の一方の入
力端に加えられ、位相比較回路９の他方の入力端には、
分周器の出力側７の受信クロックｈを遅延素子１０を介
して遅延して取出される基準クロックｆが加えられる。
Ｐ２を備え、これらに変成器Ｕ２が接続されている。一
方のコン・ξレータでは受信信号ｄの正の成分が、他方
のコンノミレータでは負の成分が整流され且つ振幅制限
される。各フン・ξレータには微分回路り工Ｆ１ないし
Ｄ工Ｆ２が後置ｆ＆ｆｉされており、微分回路の出力・
ξルスはＡＮＤゲート８を介して相反に結合される。Ａ
ＮＤゲート８従ってＡＮＤゲート８の出力側には信号ｅ
が生じ、パルス信号θは受信信号ｄの零通過時点で発生
する。この零点通過信号θは位相比較回路９の一方の入
力端に加えられ、位相比較回路９の他方の入力端には、
分周器の出力側７の受信クロックｈを遅延素子１０を介
して遅延して取出される基準クロックｆが加えられる。
位相比較回路９の出力側は分周器の入力端６に接続され
ており、信号θとｆとが時間的にオーツ９−ラップしな
いとき、または受信信号ｄが全く加わっていないとき、
分周比がｎ＋１となるよう分局器を制御する。信号θと
ｆとがオー・ｙ−ラップすれは分周比はｎ−１に切換え
られる。
ており、信号θとｆとが時間的にオーツ９−ラップしな
いとき、または受信信号ｄが全く加わっていないとき、
分周比がｎ＋１となるよう分局器を制御する。信号θと
ｆとがオー・ｙ−ラップすれは分周比はｎ−１に切換え
られる。
出力側７は端末機３のクロック入力端と接続されている
。コンパレータＫＯＭＰ２は、出力側７から別の遅延素
子１１を介して制御される再生器（スカナ）１２と共に
子局のデコーダＤ２を構成している。再生値はフリップ
フロップ１３に加えられ、そこから受信データとして端
末機に供給される。フリップ７０ツゾ１３は受信クロッ
クｈによって制御される。
。コンパレータＫＯＭＰ２は、出力側７から別の遅延素
子１１を介して制御される再生器（スカナ）１２と共に
子局のデコーダＤ２を構成している。再生値はフリップ
フロップ１３に加えられ、そこから受信データとして端
末機に供給される。フリップ７０ツゾ１３は受信クロッ
クｈによって制御される。
次に上記装置の動作を説明する。
送信クロックａはクロック周期Ｔａを有し、衝撃係数５
０％１ある。送信クロックａが１１“信号の間、コーグ
Ｃ１は動作し、デコーダＤ１は遮断される。１０′信号
の間、コーグＣ１は遮断され、デコーダＤ１は動作する
。
０％１ある。送信クロックａが１１“信号の間、コーグ
Ｃ１は動作し、デコーダＤ１は遮断される。１０′信号
の間、コーグＣ１は遮断され、デコーダＤ１は動作する
。
第２図ａ〜１は第１図の回路の波形図を示し、送信デー
タｂに対し例えばノンリタンラーゼｔ−ｔ（ＮＲＺ）信
号ゝ０“ ％（１“、′１“ ＳＳ ６“、“１“が示
されている。この送信データｂはクロックｄが１“信号
の間コーグＣ１で、直流成分のない送ｆｉｊ信号Ｃに変
換される。つまり各送信信号単位が、各１つの負の信号
成分と正の信号成分とから成っており、その際１０“信
号は先ず負、次に正の成分という構成にされ、′Ｘ１“
信号は先ず正、次に負の成分という構成にされている（
第２図Ｃ）。
タｂに対し例えばノンリタンラーゼｔ−ｔ（ＮＲＺ）信
号ゝ０“ ％（１“、′１“ ＳＳ ６“、“１“が示
されている。この送信データｂはクロックｄが１“信号
の間コーグＣ１で、直流成分のない送ｆｉｊ信号Ｃに変
換される。つまり各送信信号単位が、各１つの負の信号
成分と正の信号成分とから成っており、その際１０“信
号は先ず負、次に正の成分という構成にされ、′Ｘ１“
信号は先ず正、次に負の成分という構成にされている（
第２図Ｃ）。
送イ４信号Ｃは２線回線５を伝送された後に受信信号ｄ
として現われる。この受信信号ｄがら、受信信号ｄの零
点通過信号ｅが導出される。
として現われる。この受信信号ｄがら、受信信号ｄの零
点通過信号ｅが導出される。
零点通過信号θは送信クロックａのクロック・ξルス周
期Ｔａで生じる。このクロック周期Ｔａに、受信クロッ
クｈのクロック周期Ｔｈを同期させる必要がある。この
ために、発振器Ｑ２ないしクロック発生ａＴ２から遅延
素子１０を介して導出される基準クロックｆの立下がり
縁の位相が、零点通過信号θの立上り縁の位相と比較さ
れる。零点通過信号ｅの立上り縁は、送信クロックａの
立上り縁に対し、クロック周期Ｔａ０４分の１だけ遅延
している。この点を考慮するために、零通過信号ｅとの
比較により評価される基準クロックｆの立下がり縁も、
遅延素子１０によって同じ時間だけ遅延させる。信号ｆ
が信号ｅとオー、Ｓラップすると、分周器が分周比ｎ
−１、（”は例えば３８４〒ある）に切換えられる。信
号ｅが信号ｆとオー・ぐ−ラップしないとき、分周比が
ｎ＋１に切換えられる。これにより、基準クロックｆの
立下がり縁と零点通過信号θの立上がり縁との間だけジ
ッタが生する。つまり子局４の出力側７のクロックが親
局２の送信クロックに捕捉される。送信クロックｇは受
信クロックｈに、ひいては送信クロックａに対して反転
させられるので、端末機３の送信データから導出される
送信信号１（この実施例では１１“ ＳＳ □“ ％Ｓ
ｏ“、“ “、５１“）は、コーグｃ１が遮断されデ
コーダＤ１が動作して ゛いるときに伝送される。
期Ｔａで生じる。このクロック周期Ｔａに、受信クロッ
クｈのクロック周期Ｔｈを同期させる必要がある。この
ために、発振器Ｑ２ないしクロック発生ａＴ２から遅延
素子１０を介して導出される基準クロックｆの立下がり
縁の位相が、零点通過信号θの立上り縁の位相と比較さ
れる。零点通過信号ｅの立上り縁は、送信クロックａの
立上り縁に対し、クロック周期Ｔａ０４分の１だけ遅延
している。この点を考慮するために、零通過信号ｅとの
比較により評価される基準クロックｆの立下がり縁も、
遅延素子１０によって同じ時間だけ遅延させる。信号ｆ
が信号ｅとオー、Ｓラップすると、分周器が分周比ｎ
−１、（”は例えば３８４〒ある）に切換えられる。信
号ｅが信号ｆとオー・ぐ−ラップしないとき、分周比が
ｎ＋１に切換えられる。これにより、基準クロックｆの
立下がり縁と零点通過信号θの立上がり縁との間だけジ
ッタが生する。つまり子局４の出力側７のクロックが親
局２の送信クロックに捕捉される。送信クロックｇは受
信クロックｈに、ひいては送信クロックａに対して反転
させられるので、端末機３の送信データから導出される
送信信号１（この実施例では１１“ ＳＳ □“ ％Ｓ
ｏ“、“ “、５１“）は、コーグｃ１が遮断されデ
コーダＤ１が動作して ゛いるときに伝送される。
回線によって生じる伝搬時間については、クロック周期
に比べて問題にならないほど短い時間なので、ここでは
詳しく図示しなかった。
に比べて問題にならないほど短い時間なので、ここでは
詳しく図示しなかった。
遅延素子１】は受信クロックｈをパルス繰返し周期Ｔｈ
の８分の３だけ遅延させる。これにより再生器１２にお
いて最良の再生走査が行なオー）れるようになる。最良
の再生走査とは、比較的大きいさん孔で再生走査が行な
われるということを意味する。
の８分の３だけ遅延させる。これにより再生器１２にお
いて最良の再生走査が行なオー）れるようになる。最良
の再生走査とは、比較的大きいさん孔で再生走査が行な
われるということを意味する。
二Ｆ局４が受信信号ｄを受信しない限り、分周器は分周
比ｎ＋］〒動作する。この間・ξルス周期Ｔｈは・？ル
ス周期Ｔａに対して比較的大きくずれている。従って受
信信号ｅが到来すると間もなく基準クロックｆの立下が
り縁が、零点通過信号θの立」二かり縁と一致する時点
に達する。これにより所望の同期が行なわれる。
比ｎ＋］〒動作する。この間・ξルス周期Ｔｈは・？ル
ス周期Ｔａに対して比較的大きくずれている。従って受
信信号ｅが到来すると間もなく基準クロックｆの立下が
り縁が、零点通過信号θの立」二かり縁と一致する時点
に達する。これにより所望の同期が行なわれる。
第１図は本発明のデー・全伝送装置のブロック回路図、
第２図ａ〜１は第１図の装置の信号の１侍間に関する波
形図１ある。 ２・・親局、４・・・子局、７．ｈ・・・子局クロック
、Ｔ２・・・クロック発生器 手続補正書（方式） 昭和５８年３月１８ 日 ４１＋ｌｉ’ｌ庁長官殿 １ 市１′１の表示昭和５７年特許願第１９６８５７号
２ 発明の名称 デュゾレノクス方式データ伝送装置 ３ 補［［、をする者 軒はの関係：特許出願人 ハフラング ４復代理人 昭和５８年 ２月２２日 （発送日）３０３−
第２図ａ〜１は第１図の装置の信号の１侍間に関する波
形図１ある。 ２・・親局、４・・・子局、７．ｈ・・・子局クロック
、Ｔ２・・・クロック発生器 手続補正書（方式） 昭和５８年３月１８ 日 ４１＋ｌｉ’ｌ庁長官殿 １ 市１′１の表示昭和５７年特許願第１９６８５７号
２ 発明の名称 デュゾレノクス方式データ伝送装置 ３ 補［［、をする者 軒はの関係：特許出願人 ハフラング ４復代理人 昭和５８年 ２月２２日 （発送日）３０３−
Claims (1)
- 【特許請求の範囲】 ｒ ＆局において第１のクロック周期をもつ信はスアツ
ゾクロックが発生され、このクロック周期の前半に親局
から子局へと信号が伝送され、後半において子局から親
局へと信号が伝送され、また信号伝送符号としては、子
局からの送信信号を信号ステップクロックと同期できる
ように選定された符号を使用した、親局と子局との間で
２線回線を介してデュプレックス方式！伝送を行うデー
タ伝送装置において、子局に自動切換ｇ１能なりロック
発生器（Ｑ ２ 、 Ｔ ２ ）を設け、該クロック発
生器の発生する子局タロツク信号（ｈ）の第２のり「Ｊ
ツク周期（Ｔｈ）が、第１の親局のクロック周期（Ｔ’
ａ）に同期されない間は、第１のクロック周期から所定
の値だけずれているようにし、史に第１のクロック周期
と第２のクロック周期とを比較する位相比較回路（９）
を設け、該位相比較回路が切換可能なりロック発生器（
Ｔ２）を制御するようにしたことを特徴とする、デュゾ
レツクス方式のデータ伝送装置。 ２ クロック発生器（Ｔ２）に分周器を設け、該分周器
が位相比較回路（９）によって、分周比ｎ＋１から分周
比ｎ−１へと切換えられるようにした特許請求の範囲第
１項記載のデータ伝送装置。 ３ 位相比較回路（９）が、受信信号（ｄ）の零点通過
の位相を、クロック発生器（Ｔ２）のクロック信号の位
相と比較するようにした特許請求の範囲第１項または第
２項記載のデータ伝送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31451268 | 1981-11-13 | ||
| DE19813145126 DE3145126A1 (de) | 1981-11-13 | 1981-11-13 | Datenuebertragungsanlage fuer vollduplexuebertragung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130653A true JPS58130653A (ja) | 1983-08-04 |
Family
ID=6146319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196857A Pending JPS58130653A (ja) | 1981-11-13 | 1982-11-11 | デユプレツクス方式デ−タ伝送装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0079527B1 (ja) |
| JP (1) | JPS58130653A (ja) |
| CA (1) | CA1196407A (ja) |
| DE (2) | DE3145126A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823364A (en) * | 1987-03-12 | 1989-04-18 | The Boeing Company | Receive coupler for binary data communication systems |
| US4825450A (en) * | 1987-03-12 | 1989-04-25 | The Boeing Company | Binary data communication system |
| CA1311033C (en) * | 1988-03-19 | 1992-12-01 | Shinji Ohta | Circuit for obtaining accurate timing information received signal |
| GB2536309B (en) | 2015-03-09 | 2017-08-02 | Cirrus Logic Int Semiconductor Ltd | Low power bidirectional bus |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1401436A (en) * | 1971-10-14 | 1975-07-16 | Gen Electric Co Ltd | Pulse transmission systems |
| JPS5321963B2 (ja) * | 1973-11-12 | 1978-07-06 | ||
| US3983498A (en) * | 1975-11-13 | 1976-09-28 | Motorola, Inc. | Digital phase lock loop |
| GB1566223A (en) * | 1978-01-17 | 1980-04-30 | Standard Telephones Cables Ltd | Digital duplex transmission system |
-
1981
- 1981-11-13 DE DE19813145126 patent/DE3145126A1/de not_active Withdrawn
-
1982
- 1982-11-04 EP EP82110146A patent/EP0079527B1/de not_active Expired
- 1982-11-04 DE DE8282110146T patent/DE3264446D1/de not_active Expired
- 1982-11-11 JP JP57196857A patent/JPS58130653A/ja active Pending
- 1982-11-12 CA CA000415498A patent/CA1196407A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3145126A1 (de) | 1983-07-14 |
| DE3264446D1 (en) | 1985-08-01 |
| EP0079527B1 (de) | 1985-06-26 |
| CA1196407A (en) | 1985-11-05 |
| EP0079527A2 (de) | 1983-05-25 |
| EP0079527A3 (en) | 1983-06-29 |
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| US4845709A (en) | Data transfer control system | |
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