KR930003321A - 반도체 메모리장치의 제조방법 - Google Patents
반도체 메모리장치의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 LOCOS 소자분리 구조의 부분단면도,
제3A도 내지 제3E도는 본 발명에 의한 LOCOS 소자분리공정 순서도.
Claims (8)
- 실리콘 기판상에 패드산화막을 성장시키는 공정, 상기 패드 산화막위에 제1질화막을 침적시키는 공정, 사진 식각공정으로 소자분리 영역위의 상기 제1질화막을 제거하고, 계속해서 활성영역의 패드산화막 두께가 버즈비크영역의 패드 산화막보다 두껍게 되도록 패드산화막을 식각시키는 공정, 상기 사진식각공정후 제2질화막을 소정의 두께로 침적한 다음, 상기 패턴의 측벽에 스페이서를 형성시키는 공정, 상기 제1질화막과 스페이서를 마스크로 하여 패드산화막을 선택산화시키는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 소자 분리방법.
- 제1항에 있어서, 상기 버즈비크영역의 패드산화막 두께가 100∼200Å인 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
- 제1항에 있어서, 상기 활성영역의 패드산화막 두께가 500∼1000Å인 것을 특징으로 하는 반도체 메모리 장치의 소자분리 방법.
- 제1항에 있어서, 상기 제2질화막 및 스페이서의 두께는 대략 1,000∼3000Å인 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
- 제1항에 있어서, 상기 버즈비크 영역의 패드산화막 두께를 활성 영역보다 얇게 하기 위해 이방성식각을 이용하여 과도식각시키는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
- 제1항에 있어서, 이방성 식각법으로 상기 스페이서를 형성시키는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
- 제1항에 있어서, 상기 패드산화막과 상기 제1질화막사이에 다결정 실리콘층이 더욱 추가된 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.
- 제1항에 있어서, 상기 버즈비크 영역의 길이는 분리층의 두께에 따라서 연동 가변할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 소자분리방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011922A KR930003321A (ko) | 1991-07-12 | 1991-07-12 | 반도체 메모리장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011922A KR930003321A (ko) | 1991-07-12 | 1991-07-12 | 반도체 메모리장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930003321A true KR930003321A (ko) | 1993-02-24 |
Family
ID=67440872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011922A KR930003321A (ko) | 1991-07-12 | 1991-07-12 | 반도체 메모리장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930003321A (ko) |
-
1991
- 1991-07-12 KR KR1019910011922A patent/KR930003321A/ko not_active Application Discontinuation
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