KR930002677B1 - 내화금속류 및 그 화합물의 건조식각방법 - Google Patents

내화금속류 및 그 화합물의 건조식각방법 Download PDF

Info

Publication number
KR930002677B1
KR930002677B1 KR1019890011147A KR890011147A KR930002677B1 KR 930002677 B1 KR930002677 B1 KR 930002677B1 KR 1019890011147 A KR1019890011147 A KR 1019890011147A KR 890011147 A KR890011147 A KR 890011147A KR 930002677 B1 KR930002677 B1 KR 930002677B1
Authority
KR
South Korea
Prior art keywords
etching
refractory metal
gas
compound
deposition gas
Prior art date
Application number
KR1019890011147A
Other languages
English (en)
Other versions
KR900003985A (ko
Inventor
다께시 마쓰다니
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR900003985A publication Critical patent/KR900003985A/ko
Application granted granted Critical
Publication of KR930002677B1 publication Critical patent/KR930002677B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

내용 없음.

Description

내화금속류 및 그 화합물의 건조식각방법
제 1 도는 통상 반도체장치에 사용되는 배선의 개략 횡단면도.
제 2 도는 본 발명이 적용되는 반응이온식각장치의 개요도.
제 3 도는 본 발명의 식각장치의 원리를 설명하는 개략도.
본 발명은 내화금속류 및 그 화합물을 가로 세로비가 큰 형태로 식각하는데 특히 적합한 건조 식각법에 관한 것이다.
반도체산업에서, 모든 종류의 반도체장치 제조의 여러단계에서 건조식각법이 널리 사용되고 있다.
최근, 상기 배선의 저저항율과 고온 내구성에 대한 요구가 증가됨에 따라, 텅스텐(W), 몰리브덴(Mo) 및 티타늄 또는 이들의 실리사이드와 같은 내화금속들이 상기 장치들의 전극 또는 배선으로서의 사용이 증대되고 있다.
집적회로(IC)내에 상기 장치들의 집적밀도가 증가함에 따라, 정교한 배선층 패터닝(patterning)이 필수적으로 되었다.
그리고, 가로 세로비(종횡비)가 큰 내화금속 패턴의 정확한 식각이 반도체제조서 중요 관건으로 부각되고 있다.
반도체 제조시 사용되는 식각법으로는 플라즈마 방전 식각법, 반응이온 식각법(RIE), 자기강화 RIE, 전자사이클로트톨 공명(ECR)식각법 및 기타등과 같은 여러가지가 있다.
이러한 식각법들은 반도체물질, 알마늄 및 이산화규소 또는 광저항막과 같은 유전체물질 식각용으로 중점개발되어 왔다.
이러한 식각법들은 또한 고융점 내화금속 및 그 화합물의 식각에도 사용될 수 있다.
그러나, 이 방법들을 사용하면 최근 반도체 장치에 필수적인 배선층 패턴 형성의 정교성에 문제점을 야기시킨다.
제 1 도는 통상 반도체장치의 일 배선예의 횡단면도이다.
도면에서, 참고번호 1은 트랜지스터 또는 다이오드(도시않됨)등의 여러가지 반도체장치가 형성되는 기판을 나타낸다. 2는 기판 1위에 증착되어 그 기판 1위에 형성된 배선으로부터 기판 1을 절연시키는 예를들면 이산화규소(SiO2)로된 절연막이다.
상기 절연막 그 위에 예를들면 텅스텐 같은 내화금속으로된 배선층이 형성되는데 이 배선층은 실리사이드 또는 상기 내화금속화합물로 형성되는 경우도 있다.
상기 배선층은 식각되어 배선 3을 형성한다.
배선 3을 형성하려면, 상기 배선층 3의 전표면에 SiO2층 4를 코팅하고 이 SiO2층을 사진석판술로 식각하여 배선패턴을 형성한다.
참고번호 5는 상기 사진석판 식각법에 사용되는 프토레시스트(photoresist)패턴을 나타낸다.
제 1 도는 포토레지시트 패턴 5(파선으로 도시됨)가 제거된 상태를 나타낸다.
SiO2패턴 4를 마스트(mask)로서 사용하여, 상기 배선층을 식각하여 배선 3을 형성한다.
어떤 경우에는, 상기 포토레지스트 패턴 5가 제거되지 않고 그대로 남아있어 배선패턴 3식각용 마스크로서 작용한다.
통상의 식각법에서는 수직, 수평 양방향으로 식각이 행해진다. 그래서, 상기 패턴의 양측에 언더커트(undercut)가 나타나며, 결과적으로 배선패턴 3의 너비가 마스크의 너비보다 협소해진다.
정교한 패턴식각을 성취하기 위해서는 상기와 같은 측면 식각은 피해야 한다.
왜냐하면 측면식각에 의해 패턴의 정밀성이 저강되며 또는 배선에 대한 바람직하지 않은 공간이 소요되기 때문이다. 상술한 내용들은 모두 최근에 정교하게 패턴된 장치 또는 고집적밀도 회로에 바람직하지 못하다.
상기의 언더커트를 극복하기 위한 여러가지 방법이 제안된바 있다. 이중 한 방법으로는 통상의 식각 압력보다 수백배 낮은 가스압, 예를들면 수 m Torr에서 식각을 행하는 방법이 있다.
이러한 저압에서는, 이온의 평균자유행로가 길어지며, 이온이 타게르표면에 수직한 전기력선을 따라 타게트의 표면에 충돌한다. 그래서, 식각이 타게트 표면에 수직으로 진행된다.
또 다른 방법으로는 타게르에 걸린 바이어스(bias) 전압을 높이는 방법이 있다.
유사한 결과가 얻어지며, 알미늄 배선에 대해 언더커트를 피할 수 있다.
그러나, 이 방법들을 내화금속류에 적용할 경우, 특히 전자의 방법에서는 식각속도가 저감된다.
반면 후자의 방법에서는, 상기 식각층 하부의 층이 훼손되어 정교패턴 장치에 응용시 바람직하지 못한 결함이 드러난다.
한편, 텅스텐과 같은 고융점 금속의 식각법이 연구되고 있으며, 텅스텐의 식각효율을 높이는데 SF6가 효과적임이 밝혀졌다.
더 상세한 내용은 예를들면 일본 특개소에 1986년 3월 10일 발표된 S. 아다찌등의 "고융점 금속류의 건조식각법"에서 알 수 있다.
그러나 내화금속류 또는 그 화합물로된 배선에 있어서도 다소의 언더커트를 피할 수 없었다.
최근, 건조식각법에서 측면식각이 상당히 감소되고 있다.
사염화규소(SiCl4)를 규소식각에 사용할 경우 측면식각이 현저히 방지된다는 사실이 밝혀졌다.
이것은 규소가 플라즈마에 의해 SiCl4에서 방출되고 이 방출된 규소가 식각된 홈의 측벽에 침착되어 측면식각으로부터 측벽을 보호하는 것으로 이해된다. 보다 상세한 내용은 1987년 12월 Solid State Technology에 발표된 G.K. 허브등에 의한"헥스반응기에 의한 규소의 굴착식각"(일어번역판)에서 이해될 수 있다.
그러나 이러한 식각법은 내화금속류에 적용될 수 없다.
또한, SF6함유 마스킹 물질을 사용하여 텅스텐막의 식각될 측면 벽상에 보호막을 형성하여 측벽의 측면식각을 방지하는 방법이 제안되어 시도된 바 있다.
이 방법의 상세한 내용은 1988년 미국 애틀랜타주에서 개최된 Spring Metting of ECS(Electro Chemical Society)에 T. 사이또등에 의한"텅스텐의 비등방식각"240-249페이지에 기재되어 있다.
이 방법은, 방출된 황(S)이 장치표면을 오염 시키고 식각장치를 부식시킬 위험성이 있다.
이러한 시도들은 현재까지도 개발중에 있으며 아직까지 내화금속류 및 그 화합물에 적용가능하고 홈의 측면식각 또는 마스크 하부 패턴와 언더커팅(undercutting)을 방지하는 이렇다할 건조식각법이 개발되지 않고 있다.
따라서, 본 발명의 목적은 측면식각이 되지 않는 내화금속류 및 그 화합물의 건조식각법을 제공하는데 있다.
본 발명의 또 다른 목적은 내화금속류 및 그 화합물이 사용되는 반도체 장치의 배선 또는 전극에 정교한 패턴 형성을 위한 건조식각법을 제공하는데 있다.
본 발명의 또 다른 목적은 통상의 건조식각장치에 적용될 수 있는 내화금속류 및 그 화합물의 건조식각법을 제공하는데 있다.
본 발명의 건조식각법에서는, 두 종류의 가스를 혼합하여 식각실로 도입한다. 하나는 내화금속 또는 그 화합물을 식각하기 위한 식각가스이며 다른 하나는 내화금속류를 증착시키는 증착가스이다.
즉, 육불소화황(SF6)과 같은 식각가스와 내화금속류의 할라이드, 예를들면 육불소화텅스텐(WF6)과 같은 증착가스를 서로 혼합한 후 건조식각실로 공급한다.
상기 가스들을 혼합하면 서로 상충될 것 같지만 적절한 혼합비를 선택하므로써, 증착된 내화금속은 식각홈의 측벽에만 고착되고 식각홈의 저면에는 증착되지 않음을 밝혀냈다. 이 증착된 내화금속은 측벽이 측면식각되지 않도록 보호해준다.
결과적으로, 측면 식각없이 기판의 표면에서 수직으로 하향 식각이 행해지므로 종횡비가 큰 첨예한 식각이 내화금속류 및 그 화합물에 대해 성취될 수 있었다.
상기의 혼합가스를 RIE, 자기강화 RIE, 사이클로트론 식각법등과 같은 통상의 건조식각법에 사용하면 측면식각이 배제된 내화금속류 및 그 화합물의 건조식각을 쉽게 행할 수 있다.
본 발명의 기타 목적 및 장점들은 첨부 도면을 참조하여 이하에 설명되는 본 발명의 양호한 실시예의 설명으로서 명백히 이해될 것이다.
전술한 바와같이, 상기 가스에 의한 건조식각 진행중 상기 측벽이 측면식각 되는 것을 보호하는 적절한 내화금속용 식각가스가 없었다.
본 발명자는 내화금속 증착용 증착가스와 식각가스의 혼합을 시도하였다. 식각가스와 혼합할 증착가스로서, 식각제거되는 내화금속할라이드를 택했다. 얼핏 생각하기에는 이러한 생각이 내화금속식각방법에 모순되는 것 같이 보인다.
즉, 예를들어 텅스텐을 건조식각하기 위해 식각가스 SF6를 텅스텐 증착용 육불소화텅스텐(WF6)과 혼합한다. 후자의 가스는 CVD 법등에서 텅스텐증착용으로 자주 사용되는 것이다.
제 2 도는 본 발명의 건조식각법에 사용 가능한 종래의 반응이온 식각장치의 개요도이다.
음극 8과 양극 9를 식각실 7내에 서로 대향되게 장치했다. 식각 가스와 증착가스의 혼합가스를 입구파이프10을 통해 상기 식각실 7에 주입하고 배출파이프 11을 통해 배출시켰다.
입구파이프10을 통해 식각실 7로 주입되는 가스의 유속과 배출펌프(도시안됨)의 펌핑속도를 조절하므로써 식각실 7내의 가스압력을 바람직한 수준으로 유지시켰다.
양극 9가 접지된 상태에서, 고주파(RF) 발생기로 부터 콘덴서 14를 통해 음극 8에 고주파 전력을 공급했다. 상기 장치와 조절은 모두 통상의 건조식각법에 사용되는 종래의 것들이었다.
그러므로 간단히하기 위해 더 구체적인 설명은 생략한다.
통상의 RIE 장치를 사용하는 실시예에서는, 유속이 50 SCOM(표준 ㎤/분)인 식각가스 SF6와 유속이 15-20 SCOM 인 증착가스 WF6의 혼합가스를 식각실에 주입하고 그내의 압력은 0.2-0.3 Torr로 유지시켰다.
13.56MHz의 RF 전력을 1/5Watt/㎠의 전력 수준으로 음극에 공급했다.
규소 기판위에 형성된 100Å두께의 이산화규소(SiO2)층 위에 스퍼터링법으로 증착시킨 2,500Å 두께의 텅스텐막을 패터닝 테스트하였다.
사진석판술로써 텅스텐막의 진표면에 두께 1.2㎛ 너비 0.8㎛의 포토레지스트 마스크를 형성시켰다.
상기 건조식각 조건하에서, 식각속도는 1,500Å/분이었다.
얻어진 텅스텐 패턴의 너비는 0.8㎛였다.
이것은 텅스텐막이 언더커트없이 식각되었음을 의미하는 것이다.
또한 이 사실은 그 횡단면의 현미경 관찰에 의해 확인되었다. 한편 증착가스를 사용안한 경우, 텅스텐막이 언더커트되고 상기 태턴의 너비가 0.3㎛로 감소되었다.
그러므로, 증착가스혼합의 효과는 명백하다.
SiO2와 같은 다른 물질의 식각속도는 매우 작용이 밝혀졌다. 예를들면, SiO2의 식각속도는 160Å/분이며, 이 속도는 텅스텐 식각 속도의 1/8정도이다.
SiO2의 식각속도가 작으므로, 배선패턴이 과식각에 의한 기판훼손 우려없이 와전 식각될 수 있다.
따라서, 기판 전표면에 균일한 패턴획득이 용이하다.
이 사실은 반도체장치 제조에 매우 중요한다.
본 발명의 방법에 의해 측면식각이 방지되는 이유는 하기와 같다.
제 3 도는 식각이 진해되고 있는 중 기판의 일부분의 개략 횡단면도이다.
제 3 도는 제 1 도에 합치된다.
즉, 1은 예를들면 규소기판이고, 2는 예를들면 기판 1표면에 적층되는 SiO2절연막이고 3'는 예를들면 텅스텐과 같은 내화금속 배선층이고 5는 사진 석판술에 의해 식각되어 소정의 배선패턴을 형성하는 포토레지스트막이다.
이 기판이 예를들면 제 2 도와 같이 RIE 식각실내에서 식각될때, 식각가스 SF6가 RF 전력에 의해 이온화되어 F+이온 15를 방출하며, 이 이온들은 상기 배선층 3'의 표면에 충돌되어 화약제 화합물 WF616의 생성을 유발한다.
이 화합물은 휘발성이며 이온충격에 의해 쉽게 제거된다.
이것이 RIE의 메카니즘이며, 상기의 화학적으로 결합된 화합물을 이온충격으로 제거하는 것을 종래의 기술에서는"이온 어시스트(assist)"라 한다.
상기 제거된 화학적 화합물 WF6는 건조식각과정과 유사한 방법으로 펌프에 의해 배출된다.
그러나, 보다 정확히 말애 휘발된 WF616의 어떤것은 전력에 의해 다시 이온화되어, 방출된 W는 식각실내 여러부위에 증착된다.
이 방출된 W는 또한 배선층 3'에 다시 증착될 수도 있으나, 상기 이온 어시스트의 효과는 W 증착보다 크며, 이렇게 하여 식각이 진행된다.
전술한 바와같이, WF6은 텅스텐증착용 DVD에 사용되는 증착가스이다.
WF6를 식각실내에 의도적으로 첨가하면, 식각반응과 증착반응이 평형을 이루는 임계압력이 존재할 것이다.
WF6압력이 상기 임계압력보다 낮을 경우, 식각이 진행될 것이나, 그 압력이 임계압력보다 낮을 경우 텅스텐 증착반응이 더 우세할 것이다.
상기 임계온도는 이온어시스트 강도에 의존한다.
이온어시스트가 강할 수록, 임계온도가 높아진다
이 이온어시스트는 포토레지스트막 5로부터 노출된 배선층 3'의 표면에서, 특히 식각장치의 양극 9(제 2 도 참조)에 대립되는 배선층의 수평면 18상에서 가장 강하다. 식각된 홈의 측벽 17에서는, 홈이 바닥면인 수평면 18에서보다 이온강도가 덜 강하다.
따라서 WF6압력이 적절히 유지된다면, 홈의 바닥면 18에서 식각이 진행될 것이고, 반면 식각된 홈의 측벽 17에서는 텅스텐이 증착되거나 식각과 증착이 평형을 이루게 된다.
그리고 그 증차된 텅스텐은 측벽의 측면식각을 방지하는 보호막 19을 형성하는 것이다.
이것이 본 발명의 기초 개념이다.
예를들면 사블화탄소(CF4), 삼불화수소화탄소(CHF3)와 같은 기타종류의 가스도 식각가스로서 사용할 수 있다.
상기의 설명은 SF6와 WF6의 혼합가스에 의한 텅스텐 식각에 대한 것이었으나 이후에는 기타 물질의 식각에 대해 고찰한다.
기본원리는 피식각물질의 식각가스와 증착가스를 혼합한후, 피식각 물질을 증착하거나 또는 이온 어시스트가 약한 부위(식각된 홈의 측벽)에서 피식각 물질의 식각과 증착된 평형상태를 유지하면서, 이온어시스트가 강한부위(식각된 홈의 바닥면)에서 건조식각실내의 증착가스 분압을 적절히 유지하는 것이다.
하기표는 다양한 내화금속류 및 그 화합물의 식각가스와 혼합되는 양호한 증착가스들을 요약한 것이다. 식각가스로는 SF4, CF4또는 CHF3등을 사용할 수 있다. 이들 식각가스들은 그 분자 내에 할로겐 원자를 함유한
Figure kpo00001
상기의 가스들은 건조식각을 행할시, 그 증기압을 예를들면 0.2-0.3 Torr의 양호한 범위내에서 선택한 것이다. 식각실내의 이들 가스들의 분압은 건조식각에 사용된 장치와 적용된 고주파의 주파수 및 전력과 대상물의 형태등에 의존적이다. 일반적으로, 상기 증착가스의 분압은 식각용기내 전체 가스압의 약 15-30%정도였다.
상기에 설명된 본 발명의 식각법은 반응이온 식각법에 관해 설명된 것이다. 자기강화 RIE, 전자사이클로트론(ECR)식각등과 같은 여타 식각법에도 적용될 수 있으며 본 발명의 적용을 위해서 어떠한 특수장치나 설비를 사용할 필요가 없다. 본 발명의 방법을 적용함으로써 내화 금속류 및 그 화합물의 측면식각이 배제된 건조식각이 가능하며, 가로 세로비가 큰 식각패턴을 획득하는 것이 가능하다.

Claims (15)

  1. 기판상에 측별과 상기 측벽과 상기 측벽에서 측방식각을 방지하는 저면을 갖는 식각 패턴을 형성하도록 식각실내에서의 플라즈마 방전에 의해 내화금속 또는 화합물을 그 식각하는 건조식각방법에 있어서, 상기 내화금속의 식각과 증착이 평형을 이루도록 상기 식각가스와 증착가스의 혼합률을 유지하면서 상기 내화금속을 식각하기 위한 식각가스와 상기 내화금속을 증착시키기 위한 증착가스로서 내화금속 할라이드 가스를 혼합하는 단계와, 상기 기판의 표면에 수직으로 이온 충격을 가하는 방향으로 상기 기판상에 플라즈마 방전하는 단계를 포함하는 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  2. 제 1 항에 있어서, 상기 식각방법은 이온충격에 의해 식각을 향상시키는 이온 어시스트를 사용하며, 상기 이온 어시스트가 강한 부위에서 식각이 진행되며 반면 상기 이온어시스트가 약한 타부위에서는 상기 내화금속이 증착되거나 상기 내화 금속의 증착 및 식각이 평형을 이루도록 상기 식각실내의 상기 증착가스의 분압을 유지하는 것이 특징인 내화금속류 및 그 화합물의 건조 식각방법.
  3. 제1 또는 제 2 항에 있어서, 상기 식각가스는 그의 분자내에 할로겐 원자들을 포함하는 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  4. 제1 또는 제 2 항에 있어서, 상기 증착가스는 상기 내화금속의 할라이드인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  5. 제1 또는 제 2 항에 있어서, 상기 증착 가스의 분압이 상기 식각실내 전체가스압의 15~30%범위내인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  6. 제 3 항에 있어서, 상기 내화금속의 할라이드가 WF6, MoF6및 TiCl4중에서 선택한 것중의 하나인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  7. 제 3 항에 있어서, 상기 내화금속이 텅스텐(W)이고, 상기 증착가스가 WF6인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  8. 제 3 항에 있어서, 내화금속의 화합물이 텅스텐 실리사이드(WSix)이고 상기 증착가스가 WF6인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  9. 제 3 항에 있어서, 상기 내화금속 화합물이 텅스텐 니트라이드(WN)이고 상기 증착가스가 WF6인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  10. 제 3 항에 있어서, 상기 내화금속이 몰리브덴(Mo)이고, 상기 증착가스가 MoF6인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  11. 제 3 항에 있어서, 상기 내화금속의 화합물이 몰리브덴 실리사이드(MoSix)이고, 상기 증착가스가 MoF6인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  12. 제 3 항에 있어서, 상기 내화금속이 티타늄(Ti)이고, 상기 증착가스가 TiCl4인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  13. 제 3 항에 있어서, 상기 내화금속 화합물이 티타늄 실리사이드(TiSix)이고, 상기 증착가스가 TiCl4인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  14. 제 3 항에 있어서, 상기 내화금속의 화합물이 티타늄 니트라이드(TiN)이고, 상기 증착가스가 TiCl4인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
  15. 제 3 항에 있어서, 상기 내화금속의 화합물이 타티늄 텅스텐 화합물(TiW)이고, 상기 증착가스가 WF6및 TiCl4중에서 선택한 것중의 하나인 것이 특징인 내화금속류 및 그 화합물의 건조식각방법.
KR1019890011147A 1988-08-06 1989-08-04 내화금속류 및 그 화합물의 건조식각방법 KR930002677B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP63-196785 1988-08-06
JP88-196785 1988-08-06
JP63196785A JPH0622218B2 (ja) 1988-08-06 1988-08-06 エッチング方法

Publications (2)

Publication Number Publication Date
KR900003985A KR900003985A (ko) 1990-03-27
KR930002677B1 true KR930002677B1 (ko) 1993-04-07

Family

ID=16363598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890011147A KR930002677B1 (ko) 1988-08-06 1989-08-04 내화금속류 및 그 화합물의 건조식각방법

Country Status (4)

Country Link
US (1) US5143866A (ko)
EP (1) EP0354463A3 (ko)
JP (1) JPH0622218B2 (ko)
KR (1) KR930002677B1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975146A (en) * 1989-09-08 1990-12-04 Motorola Inc. Plasma removal of unwanted material
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
WO1992007110A1 (en) * 1990-10-19 1992-04-30 Union Carbide Coatings Service Technology Corporation Stripping solution and process for stripping compounds of titanium from base metals
JPH084171Y2 (ja) * 1991-01-29 1996-02-07 株式会社小山刃物製作所 鉄筋屈曲具
US5622595A (en) * 1992-06-16 1997-04-22 Applied Materials, Inc Reducing particulate contamination during semiconductor device processing
US6355553B1 (en) * 1992-07-21 2002-03-12 Sony Corporation Method of forming a metal plug in a contact hole
JP3181741B2 (ja) * 1993-01-11 2001-07-03 富士通株式会社 半導体装置の製造方法
DE4317623C2 (de) * 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
US5738948A (en) * 1994-09-29 1998-04-14 Kabushiki Kaisha Toshiba Electrode-wiring material and electrode-wiring substrate using the same
JP2962181B2 (ja) * 1995-02-01 1999-10-12 ヤマハ株式会社 ドライエッチング方法及び装置
US6121163A (en) * 1996-02-09 2000-09-19 Applied Materials, Inc. Method and apparatus for improving the film quality of plasma enhanced CVD films at the interface
US6465043B1 (en) * 1996-02-09 2002-10-15 Applied Materials, Inc. Method and apparatus for reducing particle contamination in a substrate processing chamber
US5902494A (en) * 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
JP2923866B2 (ja) * 1996-10-18 1999-07-26 日本電気株式会社 半導体装置の製造方法
JP3129232B2 (ja) * 1997-05-08 2001-01-29 日本電気株式会社 半導体装置の製造方法
TW430900B (en) * 1997-09-08 2001-04-21 Siemens Ag Method for producing structures having a high aspect ratio
TW501199B (en) 1999-03-05 2002-09-01 Applied Materials Inc Method for enhancing etching of TiSix
US7084066B1 (en) 2000-07-03 2006-08-01 Cypress Semiconductor Corporation Method of uniformly etching refractory metals, refractory metal alloys and refractory metal silicides
US20030222560A1 (en) * 2001-05-22 2003-12-04 Roach David Herbert Catalytically grown carbon fiber field emitters and field emitter cathodes made therefrom
KR100541152B1 (ko) * 2003-07-18 2006-01-11 매그나칩 반도체 유한회사 반도체 소자의 금속 배선층 형성 방법
US10535654B2 (en) 2017-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate with slanted sidewalls
US10461078B2 (en) 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US11043595B2 (en) 2019-06-14 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Cut metal gate in memory macro edge and middle strap
US11211116B2 (en) 2019-09-27 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM write assist circuit
US11121138B1 (en) 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
US11374088B2 (en) 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction in gate-all-around devices
US11482518B2 (en) 2021-03-26 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures having wells with protruding sections for pickup cells

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4183780A (en) * 1978-08-21 1980-01-15 International Business Machines Corporation Photon enhanced reactive ion etching
US4349408A (en) * 1981-03-26 1982-09-14 Rca Corporation Method of depositing a refractory metal on a semiconductor substrate
JPS59162276A (ja) * 1983-03-07 1984-09-13 Toshiba Corp 反応性イオンエツチング方法
JPH0622212B2 (ja) * 1983-05-31 1994-03-23 株式会社東芝 ドライエッチング方法
JPS6050923A (ja) * 1983-08-31 1985-03-22 Hitachi Ltd プラズマ表面処理方法
JPS60165724A (ja) * 1984-02-08 1985-08-28 Toshiba Corp ドライエツチング方法
JPS6175529A (ja) * 1984-09-21 1986-04-17 Toshiba Corp ドライエツチング方法及び装置
JPS61224313A (ja) * 1985-03-29 1986-10-06 Hitachi Ltd 気相薄膜成長方法
US4617087A (en) * 1985-09-27 1986-10-14 International Business Machines Corporation Method for differential selective deposition of metal for fabricating metal contacts in integrated semiconductor circuits
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
JPS63124419A (ja) * 1986-11-14 1988-05-27 Toshiba Corp ドライエツチング方法

Also Published As

Publication number Publication date
US5143866A (en) 1992-09-01
JPH0622218B2 (ja) 1994-03-23
EP0354463A2 (en) 1990-02-14
KR900003985A (ko) 1990-03-27
EP0354463A3 (en) 1990-05-16
JPH0245927A (ja) 1990-02-15

Similar Documents

Publication Publication Date Title
KR930002677B1 (ko) 내화금속류 및 그 화합물의 건조식각방법
US5707487A (en) Method of manufacturing semiconductor device
US5302240A (en) Method of manufacturing semiconductor device
KR960000375B1 (ko) 반도체장치의 제조방법
US5866483A (en) Method for anisotropically etching tungsten using SF6, CHF3, and N2
US5411631A (en) Dry etching method
KR100309617B1 (ko) 염화수소,염소함유에칭액,및질소를이용하여알루미늄및알루미늄합금을에칭시키는방법
EP0516043B1 (en) Dry etching method
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US4980018A (en) Plasma etching process for refractory metal vias
KR100451487B1 (ko) 반도체웨이퍼에칭방법
US4472237A (en) Reactive ion etching of tantalum and silicon
WO1999056310A2 (en) Method for etching low k dielectric layers
JPH08172077A (ja) ビアのプラズマエッチング改良方法
JPH0336300B2 (ko)
US6815366B2 (en) Method for etching organic insulating film and method for fabricating semiconductor device
JPH06326059A (ja) 銅薄膜のエッチング方法
US5378653A (en) Method of forming aluminum based pattern
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
US5200032A (en) Dry etching method
US20030092280A1 (en) Method for etching tungsten using NF3 and Cl2
US4937643A (en) Devices having tantalum silicide structures
US5277757A (en) Dry etching method
US5686363A (en) Controlled taper etching
JPH0590225A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19960327

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee