KR930001376A - 아이솔레이션 영역 및 그 형성 방법 - Google Patents

아이솔레이션 영역 및 그 형성 방법 Download PDF

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KR930001376A KR1019920011207A KR920011207A KR930001376A KR 930001376 A KR930001376 A KR 930001376A KR 1019920011207 A KR1019920011207 A KR 1019920011207A KR 920011207 A KR920011207 A KR 920011207A KR 930001376 A KR930001376 A KR 930001376A
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윌리엄 이. 힐러
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Abstract

내용 없음

Description

아이솔레이션 영역 및 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제안된 필드 아이솔레이션 방법의 측단면도.
제4a도 내지 제4d도는 본 발명의 필드 아이솔레이션 방법 및 결과의 아이솔레이션 영역의 측단면도.
제5a도 내지 제5b도는 필드 아이솔레이션 기술을 사용하는 DRAM 셀의 레이아우트.

Claims (40)

  1. 능동 장치 사이의 아이솔레이션 영역을 형성하는 방법에 있어서, 장치가 형성되는 반도체 표면 영역을 정하는 마스크를 형성하는 단계, 반도체 표면의 마스크되지 않은 영역에 아이솔레이션 재료 영역을 형성하는 단계, 및 아이솔레이션 영역을 통해 반도체 표면을 도핑하는 단계를 포함하고, 상기 마스크가 마스크 하부에 있는 반도체 표면의 도핑을 방지하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 도핑 단계가 제1도핑 레벨로 반도체 표면을 도핑하는 단계, 및 상기 마스크와 인접하면서 아이솔레이션 재료 영역위에 측벽 영역을 형성하고 측벽 영역 사이의 아이솔레이션 재료 영역을 통해 제2도핑 레벨로 반도체 표면을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 측벽을 형성하는 상기 단계가 폴리실리콘 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 측벽을 형성하는 상기 단계가 질화물 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제2항에 있어서, 반도체 표면을 제2레벨로 도핑하는 상기 단계가 상기 제1레벨보다 더 큰 레벨로 반도체표면을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 그 하부의 반도체 표면을 노출시키기 위해 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 그 하부의 반도체 표면을 노출시키기 위해 마스크 및 측벽 영역을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 노출된 반도체 표면에 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 분리 재료 영역을 형성하는 상기 단계가 반도체 표면의 마스크되지 않은 영역에 열 산화물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 마스크를 형성하는 상기 단계가 능동 장치가 형성되는 반도체 표면의 제1영역을 정하는 질화물 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 도핑 단계가 아이솔레이션 영역을 통해 붕소를 주입함으로써 반도체 표면을 도핑하는 단계를 포함하고, 상기 마스크는 마스크 하부의 반도체 표면의 도핑을 방지하는 것을 특징으로 하는 방법.
  12. 제2항에 있어서, 제2레벨에서의 상기 도핑 단계가 측벽 영역 사이의 아이솔레이선 영역을 통해 붕소를 주입함으로써 반도체 표면을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 능동 장치 사이에 아이솔레이션 영역을 형성하는 방법에 있어서, 장치가 형성될 반도체 표면 영역을 정하는 마스크를 형성하는 단계, 반도체 표면의 마스크되지 않은 영역에 아이솔레이션 재료 영역을 형성하는 단계, 상기 마스크와 인접하면서 아이솔레이션 재료 영역 상에 측벽 영역을 형성하는 단계, 및 상기 측벽 영역 사이의 아이솔레이션 영역을 통해 반도체 표면을 도핑하는 단계를 포함하고, 상기 마스크 및 측벽 영역이 마스크 하부의 반도체 표면이 도핑되는 것을 방지하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 측벽 형성 단계가 폴리실리콘 측벽 형성 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 측벽을 형성하는 단게가 질화물 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서, 그 하부의 반도체 표면을 노출시키기 위해 마스크 및 측벽 영역을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 노출된 반도체 표면에 장치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제13항에 있어서, 분리 재료 영역을 형성하는 상기 단계가 반도체 표면의 마스크되지 않은 영역에 열 산화물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제13항에 있어서, 마스크를 형성하는 상기 단계가 능동 장치가 형성될 반도체 표면 영역을 정하는 질화물 마스크를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제13항에 있어서, 상기 도핑 단계가 측벽 영역 사이의 아이솔레이션 영역을 통해 붕소를 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 반도체 표면 상에 있는 절연 재료 영역, 절연 재료 영역 하부에 있는 상기 반도체 영역에 형성되는 제 선량 도프 영역, 및 상기 저 선량 도프 영역으로 확장되는 고 선량 도프 영역을 포함하는 것을 특징으로 하는 아이솔레이션 영역.
  22. 제21항에 있어서. 상기 제 선량 도프 영역이 반도체 표면과 동일한 도전성 형태를 갖는 것을 특징으로 하는 아이솔레이션 영역.
  23. 제21항에 있어서, 상기 제 선량 도프 영역이 절연 재료 영역에 대해 자기 정렬되는 것을 특징으로 하는 아이솔레이션 영역.
  24. 제21항에 있어서, 상기 고 선량 도프 영역이 절연 재료 영역의 에지로 부터 선정된 거리만큼 격리되도록 저 선량 도프 영역에 대해 자기 정렬되는 것을 특징으로 하는 아이솔레이션 영역.
  25. 제21항에 있어서, 상기 절연 재료 영역이 약 2,000 옹스트롬의 두께를 갖는 것을 특징으로 하는 아이솔레이션 영역.
  26. 제21항에 있어서, 상기 절연 재료 영역이 실리콘 이산화물 영역을 포함하는 것을 특징으로 하는 아이솔레이션 영역.
  27. 제26항에 있어서, 상기 실리콘 이산화물 영역이 열적을 성장된 산화물 영역을 포함하는 것을 특징으로 하는 아이솔레이션 영역.
  28. 반도체 표면 상에 있고 장치가 제조되는 반도체 표면의 부분을 정하는 절연재료 영역, 절연 재료 영역 하부의 상기 반도체 영역에 형성되는 저 선량 도프 영역, 및 상기 저 선량 도프 영역으로 확장되는 고 선량 도프 영역을 포함하고, 상기 반도체 표면의 정해진 부분에 형성되는 것을 특징으로 하는 메모리 셀.
  29. 제28항에 있어서, 상기 저 선량 도프 영역이 반도체 표면과 동일한 도전율 형태를 갖는 것을 특징으로 하는 메모리 셀.
  30. 제28항에 있어서, 상기 저 선량 도프 영역이 절연 재료 영역에 대해 자기 정렬되는 것을 특징으로 하는메모리 셀.
  31. 제28항에 있어서, 고 선량 도프 영역이 절연 재료 영역의 에지로부터 선정된 거리만큼 격리되도록 저 선량 도프 영역에 대해 자기 정렬되는 것을 특징으로 하는 메모리 셀.
  32. 메모리 셀이 형성되는 반도체 표면 영역을 정하는 마스크를 형성하는 단계, 반도체 표면이 마스크되지 않은 영역에 아이솔레이션 재료 영역을 형성하는 단계, 아이솔레이션 영역을 통해 반도체 표면을 도핑하는 단계, 및 정해진 영역에 메모리 셀을 형성하는 단계를 포함하고, 상기 마스크가 마스크 하부에 있는 반도체 표면의 도핑을 방지하는 것을 특징으로 하는 메모리 셀 형성 방법.
  33. 제32항에 있어서, 상기 도핑 단계가 제1도핑 레벨로 반도체 표면을 도핑하는 단계를 포함하고, 상기 마스크와 인접하면서 아이솔레이션 재료 영역 상부에 측벽 영역을 형성하며 측벽 영역 사이의 아이솔레이션 재료 영역을 통해 제2도핑 레벨로 반도체 표면을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  34. 제33항에 있어서, 상기 측벽 형성 단계가 폴리실리콘 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  35. 제33항에 있어서, 상기 측벽 형성 단계가 질화물 측벽 형성 단계를 포함하는 것을 특징으로 하는 방법.
  36. 제33항에 있어서, 반도체 표면을 제2레벨로 도핑하는 상기 단계가 상기 제1레벨보다 더 높은 레벨로 반도체 표면을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 메모리 셀이 형성될 반도체 표면의 영역을 정하는 마스크 형성 단계, 반도체 표면의 마스크되지 않은 영역에 아이솔레이션 재료 영역을 형성하는 단계, 상기 마스크와 인접하면서 아이솔레이션 재료 영역 상부에 측벽영역을 형성하는 단계, 상기 측벽 영역 사이의 아이솔레이션 영역을 통해 반도체 표면을 도핑하는 단계, 및 반도체 표면의 상기 정해진 영역에 메모리 셀을 형성하는 단계를 포함하고, 상기 마스크 및 측벽 영역이 마스크 하부에 있는 반도체 표면의 도핑을 방지하는 것을 특징으로 하는 방법.
  38. 제37항에 있어서, 상기 측벽 형성 단계가 폴리실리콘 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  39. 제37항에 있어서, 상기 측벽 형성 단계가 질화물 측벽을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  40. 제37항에 있어서, 그 하부의 반도체 표면을 노출시키기 위해 마스크 및 측벽 영역을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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