KR930001079A - 요청신호개수에 독립적인 중재시간의중재기 - Google Patents

Abstract

내용 없음

Description

요청신호개수에 독립적인 중재시간의 중재기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 1 도는 종래의 트리중재기의 구성의 일실시례를 도시하는 블록다이아그램.

제 2 도는 본 발명에 따른 중재기의 구성의 일실시례를 도시하는 블록다이아그램.

제 3 도는 본 발명의 중재기에 사용되는 중재모듈의 블럭다이아그램.

제 4 도는 중재모듈내의 RS 래치의 동작을 나타내는 연산표.

제 5 도는 중재모듈의 논리회로도.

제 6 도는 중재집적회로를 사용한 64개 요청시의 중재기 구성을 도시하는 블록다이아그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 중재모듈 4 : 요청신호발생기

Claims (1)

1. 요청신호 R₀…R_n로써 중재모듈들에 대한 요청신호를 발생시키며 그 일반논리식이

   단, 1=j2^ku=1+2^k-1, 0≤j≤n-1,

   0≤k≤「log₂n」-1, 0≤1≤n-1‥‥‥‥‥‥‥‥‥‥‥‥‥(1)

   인 요청신호발생기(4)와, 승인신호 YG₀…YG_n와 G₀…G_n을 발생시키며 그 일반논리식이,

   단, 1=0,…, n-1,

   m =「log₂n」-1, 1=「i/2^k」2^k, u=1+2^k-1‥‥‥‥‥‥(2)

   인 승인신호발생기(6)와, 요청신호가 끝나는 순간부터 승인신호가 끝날때까지 일정한 길이의 펄스신호를 발생시키며 [R₀…R_n]와 신호[YG₀…YG_n]로써 트리거신호와 금지신호[INH]를 발생시키고, 트리거신호는 각 중재모듈들이 상황에 따라서 우선순위를 바꾸게 하고 금지신호는 중재모듈들이 변화하는 과도시간에 잘못된 승인신호가 출력되는 것을 방지하는 신호로서 트리거신호의 논리식과 금지신호의 일반논리식이,

   G₁ INH∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥(3)

   T₁ R₁∧YG₁단, i=0,…,n-1‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(4)

   단, 1=j2^k, u=1+2^k-1, 0≤j≤n-1,,

   0≤k≤「log₂n」-1, 0≤1, u≤n-1‥‥‥‥‥‥‥‥‥(5)

   INH=Tlu∨Delay(Tlu, t_d) 단, 1=0, u=n=1‥‥‥‥‥‥‥‥(6)

   이며 Delay(Tlu, t_d)는 신호 T를 시간 t_d만큼 지연시키는 신호를 발생하는 함수이며 t_d인 트리거신호발생기(5)와, 우선순위를 기억하는 RS래치(7)와, RS래치(7)의 출력과 요청신호는 [AND]게이트로 결합되며, RS래치(7)를 구동하는 회로인 입력논리회로(8)로 구성되고, S, R의 논리식이,

   으로 구성되고 제 5 도와 같은 논리회로도를 가지는 중재모듈을 가지며 ; n 개의 프로세서를 몇 개의 블록으로 분할하여 집적회로화하고 이 집적회로들을 결합하여 전체 중재기를 구성하기 위하여, 각 [IC]가 n개의 요청을 중재한다면, [RR] 및 [TO]의 논리식이 각각,

   TO = TI∨T_1U단, 1=0, u = n-1 ……………………………(8)

   와 같으며,

   이에 따라 식(3)(5)(6)은

   G₁=GGINH∧YG₁단, i=0, …, n-1…………………(9)

   Tlu=단, 1=j2^k, u=1+2^k-1,

   0≤j≤n-1, 0≤k≤「log₂n」-1, 0≤1, u≤n-1…………(10)

   INH=TO∨Delay(Tlu, t_d) 단, 1=0, u=n-1……………………(11)

   로서 되며, N개의 [TO] 출력이 하나의 [TI]입력에 들어가고, 그중 한 개 이상의 [TO]=1 이면 [TI]=1 이 되어야 하기 때문에 [TO]는 [wired-OR]가 되어야 하는 것을 특징으로 하는 요청신호개수에 독립적인 중재시간의 중재기.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.