KR920016945A - 자동 테스트 회로 - Google Patents

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KR920016945A
KR920016945A KR1019910002840A KR910002840A KR920016945A KR 920016945 A KR920016945 A KR 920016945A KR 1019910002840 A KR1019910002840 A KR 1019910002840A KR 910002840 A KR910002840 A KR 910002840A KR 920016945 A KR920016945 A KR 920016945A
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김용근
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정용문
삼성전자 주식회사
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits

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Abstract

내용 없음

Description

자동 테스트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 블럭도. 제3도는 제2도의 일실시예를 나타낸 구체 회로도. 제4도는 제3도에 따른 동작 타이밍도.

Claims (5)

  1. CPU(10)가 내장된 소정 시스템을 테스트하기 위한 회로에 있어서, 상기 CPU(10)의 어드레스 신호를 입력하여 디코딩 출력하기 위한 어드레스 디코더(40)와, 상기 어드레스 디코더(40)의 디코딩 출력 및 상기 CPU(10)의 데이타를 입력하여 제1및 제2설정신호를 생성출력하기 위한 래치부(50)와, 상기 제1설정신호가 상기 래치부(50)에서 출력되어질 경우에 상기CPU(10)의 동작과 매칭시키기 위한 펄스를 발생하는 펄스발생부(70)와, 상기 제1설정신호 및 제2설정신호에 따라 제1 및제2모드신호를 상기 CPU(10)로 출력하며 상기 펄스발생부(70)의 펄스를 입력하여 상기 CPU(10)의 동작을 스텝별로 수행시키기 위한 제3모드 신호를 출력하는 다중스텝 구동부(100)로 구성됨을 특징으로 하는 자동 테스트 회로.
  2. 제1항에 있어서, 상기 다중스텝 구동부(100)의 제3모드신호를 입력하여 상기 CPU(10)의 동작 스텝을 카운팅하기 위한 펄스카운터(60)를 더 구비함을 특징으로 하는 자동 테스트 회로.
  3. 제1항에 있어서, 상기 다중스텝 구동부(100)가 상기 제1설정신호를 입력할 경우에는 상기 CPU(10)의 동작을 대기시켜 상기 시스템을 테스팅하기 위한 상기 제1모드신호를 발생하며 상기 제2설정신호를 입력할 경우에는 상기 제2모드신호를 발생하는 대기신호 발생부(101)와, 상기 제1설정신호가 출력된 경우에 상기 펄스발생부(70)의 펄스를 입력하여 상기CPU(10)의 동작을 스텝별로 수행시키기 위한 구동신호를 상기 대기신호 발생부(101)로 출력하는 스텝구동신호 발생부(102)로 구성됨을 특징으로 하는 자동 테스트 회로.
  4. 제3항에 있어서, 상기 대기신호 발생부(101)가 상기 래치부(50)의 출력단(Q1)에 연결된 제2인버터(INV2)와, 상기 제2인버터(INV2)의 출력을 입력단(D)으로 입력하여 상기 CPU(10)의 클럭단자(CTTL)의 출력에 의해 출력단(Q)으로 래치출력하는제1플립플롭(F1)과, 상기 제1플립플롭(F1)의 출력을 입력단(D)으로 입력하여 제3인버터(INV3)의 출력에 의해 출력단(Q)으로 래치출력하는 제2플립플롭(F2)의 출력을 일측입력하고 상기 어드레스디코더(40)의 출력을 타측 입력하여 낸드게이팅하기 위한 제1낸드게이트(ND1)와, 상기 제1낸드게이트(ND1)의 출력을 반전하여 상기 CPU(10)의 대기입력단자(WI)로 출력하기 위한 제1인버터(INV1)로 구성됨을 특징으로 하는 자동 테스트 회로.
  5. 제3항에 있어서, 상기 스텝구동신호 발생부(102)가 상기 펄스발생부(70)의 펄스를 입력단(D)으로 입력하여 제4인버터(INV4)의 반전된 출력에 의해 출력단(Q)으로 래치출력하기 위한 제3플립플롭(F3)과, 상기 제3플립플롭(F3)의 출력을 입력단(D)으로 입력하여 상기 제4인버터(INV4)의 반전된 출력에 의해 출력단(Q)으로 래치출력 하기 위한 제4플립플롭(F4)과, 상기 제3플립플롭(F3)의 출력과 제4플립플롭(F4)의 출력을 낸드게이팅 하여 상기 구동신호를 출력하기 위한 제2낸드게이트(NP2)로 구성됨을 특징으로 하는 자동 테스트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910002840A 1991-02-21 1991-02-21 자동 테스트 회로 KR930007930B1 (ko)

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