KR920016941A - 데이타 처리 캐쉬기억장치 및 이를 장착한 데이타 프로세서 - Google Patents

데이타 처리 캐쉬기억장치 및 이를 장착한 데이타 프로세서 Download PDF

Info

Publication number
KR920016941A
KR920016941A KR1019920001755A KR920001755A KR920016941A KR 920016941 A KR920016941 A KR 920016941A KR 1019920001755 A KR1019920001755 A KR 1019920001755A KR 920001755 A KR920001755 A KR 920001755A KR 920016941 A KR920016941 A KR 920016941A
Authority
KR
South Korea
Prior art keywords
instruction
data
information
length
storage
Prior art date
Application number
KR1019920001755A
Other languages
English (en)
Other versions
KR960011279B1 (ko
Inventor
다이조오 사또오
아쯔시 후지하라
Original Assignee
세끼자와 다다시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP3016716A external-priority patent/JPH04255995A/ja
Priority claimed from JP3019849A external-priority patent/JPH04257948A/ja
Application filed by 세끼자와 다다시, 후지쓰 가부시끼가이샤 filed Critical 세끼자와 다다시
Publication of KR920016941A publication Critical patent/KR920016941A/ko
Application granted granted Critical
Publication of KR960011279B1 publication Critical patent/KR960011279B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3818—Decoding for concurrent execution
    • G06F9/382—Pipelined decoding, e.g. using predecoding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
    • G06F9/30152—Determining start or end of instruction; determining instruction length
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Advance Control (AREA)

Abstract

내용 없음

Description

데이타 처리 캐쉬기억장치 및 이를 장착한 데이타 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1특징에 따라서 캐쉬 기억장치의 기본구성을 도시하는 블록도, 제5도는 본 발명의 제1특징에 따라서 실시예의 구성을 도시하는 블록도, 제6도는 제5도에 도시된 명령어 사전판독기의 구성을 도시하는 블록도, 제7도는 제5도에 도시된 데이타 기억장치의 구성을 대략 도시하는 블록도.

Claims (22)

  1. 기억장치로부터 수신된 적어도 하나의 가변길이 명령어를 기억하여, 그 처리된 정보를 제어수단(20)으로 공급하기 위한 캐쉬기억장치(10)에 있어서, 기억장치로부터 수신된 가변길이 명령의 길이를 해독하기 위한 명령어 길이 해독수단(11); 및 명령어 길이해독수단으로 획득된 명령어 길이 정보와 함께, 기억 장치로부터의 가변길이 명령어를 기억하기 위한 명령어 기억수단(12)으로 구성되며, 그의 가변길이명령어 및 명령어 길이 전조가 제어 수단으로 공급되는 것을 특징으로 하는 캐쉬기억장치(10).
  2. 제1항에 있어서, 명령어 기억 수단이 기억장치로부터 공급된 명령어와 명령어 길이 해독수단에 의해 획득된 대응 명령어 길이 정보를 기억하기 위한 기억수단;및 캐쉬 "적중"상태에서 기억수단으로부터 그의 명령어 길이 정보 및 대응 명령어를 판독하여 데이타를 제어수단으로 전송하며, 기억장치로 부터의 대응 명령어와, 캐쉬 "실패"상태에서, 명령어 길이 해독수단으로부터 그의 명령어 길이 정보를 수신하여 수신된 데이타를 기억수단으로 기록하기 위한 수단(125)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  3. 제2항에 있어서, 캐쉬"실패"상태에서 기억장치로부터의 대응 명령어와 명령어 길이 해독수단으로 부터의 그의 명령어 길이 정보를 수신하여 수신된 데이타를 제어수단으로 전송하기 위한 수단(123)을 더 포함하는 것을 특징으로 하는 캐쉬기억장치.
  4. 제2항에 있어서, 명령어 길이 해독수단이, 분할된 기억장치로부터 공급된 가변길이명령어 데이타를 다수의 데이타 블럭으로 인출하기 위한 수단(211∼214);모든 데이타 블럭에 대한 각각의 명령어 데이타로 부터의 효율적인 번지 및 명령어 형태를 해독하기 위한 수단(221∼224, 231∼234);모든 데이타 블럭에 대한 해독 결과를 근거로 각각의 명령어 길이를 결정하기 위한 수단(241∼244); 각각의 결정된 명령어 길이를 근거로 인출된 가변길이 명령어 데이타에 대해 명령어 길이 정보를 발생하고, 다수의 데이타 블럭이 가변길이 명령의 선단부에 있다는 것을 나타내기 위한 제어신호를 발생하기 위한 수단(250); 및 명령어 길이 결정 수단이 가능한지 불가능한지를 제어하기 위한 제어신호에 응답하는 수단(260)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  5. 제4항에 있어서, 캐쉬기억장치가 캐쉬"적중"상태인지 캐쉬"실패"상태인지를 판단하기 위해 캐쉬 적중/실패 판단 수단(116)을 더 포함하는 것을 특징으로 하는 캐쉬기억장치.
  6. 제5항에 있어서, 캐쉬 적중/실패 판단 수단이 비교번지를 보유하기 위한 수단(117) 및 제어수단으로부터 공급된 명령어번지를 비교하기 위한 수단(118)으로 구성됨으로써 캐쉬기억장치가 캐쉬적중상태와 마주치는지,또는 캐쉬실패상태와 마주치는지를 판단하는 것을 특징으로 하는 캐쉬기억장치.
  7. 데이타프로세서에 있어서, 명령어 번지를 출력하고, 명령어 번지에 대응하는 가변길이 명령어를 인출하기 위한 처리수단(20); 및 주기억장치로부터 구해진 가변길이 명령어의 길이를 해독하기 위한 명령어 길이 해독수단(11,121); 및 명령어 길이 해독 수단에 의해 획득된 명령어 길이 정보와 함께 주 기억장치로부터의 가변길이 명령어를 기억하기 위한 명령어 기억수단(12,122)를 포함하여 처리수단과 주기억장치간에 접속된 캐쉬기억장치(10,100)로 구성되며, 상기 가변길이 명령어 및 그의 명령어 길이 정보가 처리수단으로 공급되는 것을 특징으로 하는 데이타 프로세서.
  8. 제7항에 있어서, 처리 수단이, 기본부 및 확장부로 구성된 1셀 또는 다수의 셀의 조합으로 조성된 명령어코드(C)의 트레인을 기억하기 위한 수단(303); 명령어 코드의 트레인에서의 전 단위길이에 데이타가 기본부인가를 판단함으로써 그 위에 제어표시(M)를 첨부하기 위한 수단(315);제어표시를 기억하기 위한 수단(316); 코드기억수단으로부터 선택적으로 출력된 명령어 코드의 소정의 트레인의 선단부 위치를 나타내기 위한 수단(307a); 명령어 코드의 소정 트레인의 출력위치를 나타내기 위해, 선단부 위치 지시수단 및 표시기억수단의 출력에 응답하는 수단(317); 코드기억수단으로부터의 명령어 코드의 소정 트레인을 선택적으로 출력하기 위해, 출력위치지시수단 및 표시기억수단의 출력에 응답하는 수단(308); 선택적 출력 수단으로부터 출력된 명령어 코드를 해독하기 위한 수단(309); 선택적 출력 수단으로부터의 명령어 코드의 소정 트레인을 기억하기 위한 수단(310); 즉시치 또는 변위치를 발생하기 위해, 해독수단 및 기억수단의 출력에 응답하는 수단(312); 및 발생수단의 출력을 근거로 명령어를 실행하기 위한 수단(313)으로 구성되는 것을 특징으로 하는 데이타프로세서.
  9. 제8항에 있어서, 명령어 기억 수단이, 기억장치로부터 공급된 명령어 및 명령어 길이 해독수단에 의해 획득된 대응 명령어 길이 정보를 기억하기 위한 기억수단(126); 및 캐쉬적중상태에서, 기억수단으로 부터 대응 명령 및 그의 명령어 길이 정보를 판독하여 판독된 데이타를 제어수단으로 전송하며, 캐쉬 실패 상태에서, 기억장치로 부터의 대응 명령 및 명령어 길이 해독수단으로 부터의 그의 명령어 길이 정보를 수신하여 수신된 데이타를 기억 수단으로 기록하기 위한 수단(125)으로 구성되는 것을 특징으로 하는 데이타프로세서.
  10. 제9항에 있어서, 캐쉬 실패 상태에서, 기억장치로부터의 대응명령 및 명령어 길이 해독수단으로 부터의 그의 명령어 길이 정보를 수신하여, 수신된 데이타를 제어수단으로 전송하는 수단(123)을 더 포함하는 것을 특징으로 하는 데이타프로세서.
  11. 제9항에 있어서, 명령어 길이 해독수단이, 다수의 데이타 블럭으로 분할되어, 기억장치로 부터 공급된 가변길이 명령어 데이타를 인출하기 위한 수단(211∼214); 전 데이타 블럭동안 각각의 명령어 데이타로부터의 효율적인 번지와 명령어 형태를 해독하기 위한 수단(221∼224, 231∼234); 전 데이타 블럭동안 해독된 결과를 근거로 각각의 명령어 길이를 결정하기 위한 수단(241∼244); 각각의 결정된 명령어 길이를 근거로 인출된 가변길이 명령어 데이타에 대해 명령어 길이 정보를 발생하고, 다수의 데이타 블럭들이 블럭이 가변 길이 명령어의 선단부에 있다는 사실을 나타내기 위한 신호제어를 발생시키기 위한 수단(250); 및 명령어 길이 결정수단이 사용가능한지 또는 불가능한지를 제어하기 위한 제어신호에 응답하는 수단(260)으로 구성되는 것을 특징으로 하는 데이타 프로세서.
  12. 제7항에 있어서, 처리수단이, 기본부 및 확장부로 구성된 1셀 또는 다수의 셀의 조합으로 조성된 명령어 코드(C)의 트레인을 기억하기 위한 수단(303); 명령어 코드의 트레인에서의 전단위길이의 데이타가 기본부인가를 판단함으로써 그위에 제어표시(M)를 첨부하기 위한 수단 (315); 제어표시를 기억하기 위한 수단(316); 코드기억수단으로부터 선택적으로 출력된 명령어 코드의 소정의 트레인의 선단부 위치를 나타내기 위한 수단(307a);명령어 코드의 소정 트레인의 출력위치를 나타내기 위해, 선단부 위치 지시수단 및 표시기억수단의 출력에 응답하는 수단(317); 코드기억수단으로부터의 명령어 코드의 소정 트레인을 선택적으로 출력하기 위해, 출력위치지시수단 및 표시기억수단의 출력에 응답하는 한쌍의 출력선택장치 (308a,308b);대응출력선택장치로부터 출력된 명령어 코드를 해독하기 위한 한쌍의 해독장치(309a,309b); 대응출력선택장치로부터의 출력된 명령어 코드를 기억하기 위한 한쌍의 레지스터 장치(310a,310b); 및 대응해독장치 및 레지스터 장치의 출력을 근거로 각각의 명령어를 실행하기 위한 한쌍의 명령어 실행장치(313a,313b)로 구성되는 것을 특징으로 하는 데이타 프로세서.
  13. 제12항에 있어서, 명령어 기억수단이, 기억장치로 부터 공급된 명령어 및 명령어 길이 해독수단에 의해 획득된 대응 명령어 길이 정보를 기억하기 위한 기억수단(126); 및 캐쉬적중상태에서, 기억수단으로 부터 대응 명령 및 그의 명령어 및 그의 명령어 길이 정보를 판독하여 판독된 데이타를 제어수단으로 전송하며, 캐쉬 실패 상태에서, 기억장치로부터의 대응 명령 및 명령어 길이 해독수단으로 부터의 그의 명령어 길이 정보를 수신하여 수신된 데이타를 기억수단으로 기록하기 위한 수단(125)으로 구성되는 것을 특징으로 하는 데이타프로세서.
  14. 제13항에 있어서, 캐쉬상태에서, 기억장치로부터의 대응명령 및 명령어 길이 해독수단으로 부터의 그의 명령어 길이 정보를 수신하여, 수신된 데이타를 제어수단으로 전송하는 수단(123)을 더 포함하는 것을 특징으로 하는 데이타프로세서.
  15. 제13항에 있어서, 명령어 길이 해독수단이, 다수의 데이타 블럭으로 분할되어, 기억장치로 부터 공급된 가변길이 명령어 데이타를 인출하기 위한 수단(211∼214);전 데이타 블럭동안 각각의 명령어 데이타로부터의 효율적인 번지와 명령어 형태를 해독하기 위한 수단(221∼224, 231∼234);전 데이타 블럭동안 해독된 결과를 근거로 각각의 명령어 길이를 결정하기 위한 수단(241∼244);각각의 결정된 명령어 길이를 근거로 인출된 가변길이 명령어 데이타에 대해 명령어 길이 정보를 발생하고, 다수의 데이타 블럭들이 블럭이 가변 길이 명령어의 선단부에 있다는 사실을 나타내기 위한 수단(250);및 명령어 길이 결정수단이 사용가능하지 또는 불가능한지를 제어하기 위한 제어신호에 응답하는 수단(260)으로 구성되는 것을 특징으로 하는 데이타프로세서.
  16. 기억장치로부터 구해진 명령이 데이타(A)를 기억하여, 기억된 정보를 제어수단으로 공급하기 위한 캐쉬기억장치에 있어서,명령어 데이타의 해독의 예비로서 사전해독정보를 발생하기 위한 수단(14); 명령어 데이타와 함께 사전해독정보를 기억하기 위한 기억수단(15);캐쉬 적중 상태에서, 대응 명령어 데이타와 함께 기억수단으로부터 출력된 사전해독정보를 검색하기 위한 수단(16);검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 기억수단의 대응 사전 해독 정보를 옳은 것으로 재기록하기 위한 재기록수단(17); 및 검사된 사전 해독정보가 무효 또는 틀림을 증명하는 경우, 검사결과를 반영하는 제어 정보를 제어수단으로 출력하기 위한 제어정보출력수단(18,18a,18b)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  17. 제16항에 있어서, 제어정보출력수단이, 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 사전해독 정보가 무효라고 제어수단에 통보하기 위한 수단(18)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  18. 제16항에 있어서, 제어장보출력수단이, 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 사전해독이 다시된 정보를 제어수단으로 출력하기 위한 수단(18a)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  19. 제16항에 있어서, 제어정보출력수단이, 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 제어수단으로 공급된 대응사전 해독정보를 옮은 것을 재기록하기 위한 수단(18b)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  20. 제16항에 있어서, 기억 수단이, 기억장치로부터 공급된 명령어 데이타와 사전해독정보 발생수단에 의해 획득된 대응 사전 해독 정보를 기억하기 위한 데이타 기억장치(126a);및 캐쉬적중상태에서, 데이타 기억장치로 부터 그의 대응 명령어 데이타 및 사전 해독 정보를 판독하여 판독된 데이타를 제어수단으로 전송하고, 캐쉬실패 상태에서, 기억장치로부터의 대응명령어 데이타와 사전 해독 정보 발생수단으로부터의 그의 사전해독정보를 수신하여, 수신된 데이타를 데이타 기억장치로 기록하기 위한 수단(125a)으로 구성되는 것을 특징으로 하는 캐쉬기억장치.
  21. 캐쉬기억장치에서, 명령어 데이타의 해독에 대한 예비로서 사전해독정보(B)와 함께 명령어 데이타를 기억하기 위한 기억수단(15); 캐쉬 적중 상태에서, 사전해독정보를 발생하고 대응 명령어 데이타와 함께 기억장치 수단으로부터 출력된 사전해독정보를 검색하기 위한 수단(19); 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 기억수단의 대응사전해독 정보를 옳은 것으로 재기록하기 위한 재기록 수단(17);및 검색된 사전 해독정보가 무효 또는 틀림을 증명하는 경우, 우검색결과를 반영하는 제어정보를 제어수단으로 출력하기 위한 제어정보 출력수단(8,18a,18b)으로 구성되는 것을 특징으로하는, 기억장치(30)로부터 구해진 명령어 데이타(A)를 기억하여 기억된 정보를 제어수단(20)으로 공급하기 위한 캐쉬기억장치.
  22. 데이타프로세서에 있어서, 명령어 번지를 출력하고 명령어 번지에 대응하는 가변길이 명령어를 인출하기 위한 처리수단(20) 및 명령어 데이타의 해독에 대한 예비로서 사전해독된 정보를 발생하기 위한 수단(14); 명령어 데이타와 함께 처리된 정보를 기억하기 위한 기억수단(15); 캐쉬 적중 상태에서, 대응 명령어 데이타와 함께 기억수단으로부터 출력된 사전해독정보를 검색하기 위한 수단; 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 기억수단의 대응사전해독정보를 옳은 것으로 재기록하기 위한 재기록수단(17);및 검색된 사전해독정보가 무효 또는 틀림을 증명하는 경우, 검색결과를 반영하는 제어정보를 처리수단으로 출력하기 위한 제어정보출력수단(18, 18a, 10b)을 포함하여, 처리수단과, 주 기억장치간에 접속된 캐쉬기억장치(10a,100a)로 구성되는 것을 특징으로 하는 데이타프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920001755A 1991-02-08 1992-02-07 데이타 처리 캐시메모리 및 이를 장착한 데이타 프로세서 KR960011279B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP3016716A JPH04255995A (ja) 1991-02-08 1991-02-08 命令キャッシュ
JP91-016716 1991-02-08
JP3019849A JPH04257948A (ja) 1991-02-13 1991-02-13 キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式
JP91-019849 1991-02-13

Publications (2)

Publication Number Publication Date
KR920016941A true KR920016941A (ko) 1992-09-25
KR960011279B1 KR960011279B1 (ko) 1996-08-21

Family

ID=26353112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920001755A KR960011279B1 (ko) 1991-02-08 1992-02-07 데이타 처리 캐시메모리 및 이를 장착한 데이타 프로세서

Country Status (4)

Country Link
US (1) US5488710A (ko)
EP (1) EP0498654B1 (ko)
KR (1) KR960011279B1 (ko)
DE (1) DE69231011T2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822612B1 (ko) * 2001-04-25 2008-04-16 후지쯔 가부시끼가이샤 명령 처리 방법
KR20210050237A (ko) * 2019-10-28 2021-05-07 이화여자대학교 산학협력단 버퍼 캐시 관리 방법 및 상기 버퍼 캐시 관리 방법이 적용된 컴퓨팅 장치

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1164479B1 (en) * 1993-05-27 2007-05-09 Matsushita Electric Industrial Co., Ltd. Program converting unit
US5903772A (en) * 1993-10-29 1999-05-11 Advanced Micro Devices, Inc. Plural operand buses of intermediate widths coupling to narrower width integer and wider width floating point superscalar processing core
EP0651321B1 (en) * 1993-10-29 2001-11-14 Advanced Micro Devices, Inc. Superscalar microprocessors
US5630082A (en) * 1993-10-29 1997-05-13 Advanced Micro Devices, Inc. Apparatus and method for instruction queue scanning
US5689672A (en) * 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
EP0651320B1 (en) 1993-10-29 2001-05-23 Advanced Micro Devices, Inc. Superscalar instruction decoder
EP0651324B1 (en) * 1993-10-29 2006-03-22 Advanced Micro Devices, Inc. Speculative instruction queue for variable byte length instructions
US5600806A (en) * 1994-03-01 1997-02-04 Intel Corporation Method and apparatus for aligning an instruction boundary in variable length macroinstructions with an instruction buffer
GB2293670A (en) * 1994-08-31 1996-04-03 Hewlett Packard Co Instruction cache
US5758116A (en) * 1994-09-30 1998-05-26 Intel Corporation Instruction length decoder for generating output length indicia to identity boundaries between variable length instructions
US5640526A (en) * 1994-12-21 1997-06-17 International Business Machines Corporation Superscaler instruction pipeline having boundary indentification logic for variable length instructions
US5819057A (en) * 1995-01-25 1998-10-06 Advanced Micro Devices, Inc. Superscalar microprocessor including an instruction alignment unit with limited dispatch to decode units
US6006324A (en) * 1995-01-25 1999-12-21 Advanced Micro Devices, Inc. High performance superscalar alignment unit
US5619408A (en) * 1995-02-10 1997-04-08 International Business Machines Corporation Method and system for recoding noneffective instructions within a data processing system
US5737550A (en) * 1995-03-28 1998-04-07 Advanced Micro Devices, Inc. Cache memory to processor bus interface and method thereof
US5991869A (en) * 1995-04-12 1999-11-23 Advanced Micro Devices, Inc. Superscalar microprocessor including a high speed instruction alignment unit
US5822558A (en) * 1995-04-12 1998-10-13 Advanced Micro Devices, Inc. Method and apparatus for predecoding variable byte-length instructions within a superscalar microprocessor
JP2931890B2 (ja) * 1995-07-12 1999-08-09 三菱電機株式会社 データ処理装置
US5781789A (en) * 1995-08-31 1998-07-14 Advanced Micro Devices, Inc. Superscaler microprocessor employing a parallel mask decoder
US5819056A (en) * 1995-10-06 1998-10-06 Advanced Micro Devices, Inc. Instruction buffer organization method and system
US5809273A (en) * 1996-01-26 1998-09-15 Advanced Micro Devices, Inc. Instruction predecode and multiple instruction decode
US5926642A (en) 1995-10-06 1999-07-20 Advanced Micro Devices, Inc. RISC86 instruction set
US6093213A (en) * 1995-10-06 2000-07-25 Advanced Micro Devices, Inc. Flexible implementation of a system management mode (SMM) in a processor
US5920713A (en) * 1995-10-06 1999-07-06 Advanced Micro Devices, Inc. Instruction decoder including two-way emulation code branching
WO1997013192A1 (en) * 1995-10-06 1997-04-10 Advanced Micro Devices, Inc. Instruction predecode and multiple instruction decode
US5794063A (en) * 1996-01-26 1998-08-11 Advanced Micro Devices, Inc. Instruction decoder including emulation using indirect specifiers
US5872947A (en) * 1995-10-24 1999-02-16 Advanced Micro Devices, Inc. Instruction classification circuit configured to classify instructions into a plurality of instruction types prior to decoding said instructions
US5796974A (en) * 1995-11-07 1998-08-18 Advanced Micro Devices, Inc. Microcode patching apparatus and method
EP0896700A1 (en) * 1996-05-01 1999-02-17 Advanced Micro Devices, Inc. Superscalar microprocessor including a high performance instruction alignment unit
WO1998002798A1 (en) * 1996-07-16 1998-01-22 Advanced Micro Devices, Inc. A superscalar microprocesser including a high speed instruction alignment unit
JP3732233B2 (ja) * 1996-07-16 2006-01-05 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド スーパースカラマイクロプロセッサ内で可変バイト長命令をプリデコードするための方法および装置
US5867680A (en) * 1996-07-24 1999-02-02 Advanced Micro Devices, Inc. Microprocessor configured to simultaneously dispatch microcode and directly-decoded instructions
US6049863A (en) * 1996-07-24 2000-04-11 Advanced Micro Devices, Inc. Predecoding technique for indicating locations of opcode bytes in variable byte-length instructions within a superscalar microprocessor
US5872943A (en) * 1996-07-26 1999-02-16 Advanced Micro Devices, Inc. Apparatus for aligning instructions using predecoded shift amounts
US5941980A (en) * 1996-08-05 1999-08-24 Industrial Technology Research Institute Apparatus and method for parallel decoding of variable-length instructions in a superscalar pipelined data processing system
US5870576A (en) * 1996-12-16 1999-02-09 Hewlett-Packard Company Method and apparatus for storing and expanding variable-length program instructions upon detection of a miss condition within an instruction cache containing pointers to compressed instructions for wide instruction word processor architectures
US5987235A (en) * 1997-04-04 1999-11-16 Advanced Micro Devices, Inc. Method and apparatus for predecoding variable byte length instructions for fast scanning of instructions
US5872946A (en) * 1997-06-11 1999-02-16 Advanced Micro Devices, Inc. Instruction alignment unit employing dual instruction queues for high frequency instruction dispatch
US6134649A (en) * 1997-11-17 2000-10-17 Advanced Micro Devices, Inc. Control transfer indication in predecode which identifies control transfer instruction and an alternate feature of an instruction
US6167506A (en) * 1997-11-17 2000-12-26 Advanced Micro Devices, Inc. Replacing displacement in control transfer instruction with encoding indicative of target address, including offset and target cache line location
US6041405A (en) * 1997-12-18 2000-03-21 Advanced Micro Devices, Inc. Instruction length prediction using an instruction length pattern detector
US6125441A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Predicting a sequence of variable instruction lengths from previously identified length pattern indexed by an instruction fetch address
US5931944A (en) * 1997-12-23 1999-08-03 Intel Corporation Branch instruction handling in a self-timed marking system
US5941982A (en) * 1997-12-23 1999-08-24 Intel Corporation Efficient self-timed marking of lengthy variable length instructions
US6324639B1 (en) * 1998-03-30 2001-11-27 Matsushita Electric Industrial Co., Ltd. Instruction converting apparatus using parallel execution code
US6061786A (en) * 1998-04-23 2000-05-09 Advanced Micro Devices, Inc. Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction
US6175908B1 (en) 1998-04-30 2001-01-16 Advanced Micro Devices, Inc. Variable byte-length instructions using state of function bit of second byte of plurality of instructions bytes as indicative of whether first byte is a prefix byte
US6141745A (en) * 1998-04-30 2000-10-31 Advanced Micro Devices, Inc. Functional bit identifying a prefix byte via a particular state regardless of type of instruction
US6292845B1 (en) 1998-08-26 2001-09-18 Infineon Technologies North America Corp. Processing unit having independent execution units for parallel execution of instructions of different category with instructions having specific bits indicating instruction size and category respectively
US6253287B1 (en) * 1998-09-09 2001-06-26 Advanced Micro Devices, Inc. Using three-dimensional storage to make variable-length instructions appear uniform in two dimensions
US6460116B1 (en) * 1998-09-21 2002-10-01 Advanced Micro Devices, Inc. Using separate caches for variable and generated fixed-length instructions
US6647490B2 (en) 1999-10-14 2003-11-11 Advanced Micro Devices, Inc. Training line predictor for branch targets
US6546478B1 (en) 1999-10-14 2003-04-08 Advanced Micro Devices, Inc. Line predictor entry with location pointers and control information for corresponding instructions in a cache line
US6636959B1 (en) 1999-10-14 2003-10-21 Advanced Micro Devices, Inc. Predictor miss decoder updating line predictor storing instruction fetch address and alignment information upon instruction decode termination condition
US6438664B1 (en) 1999-10-27 2002-08-20 Advanced Micro Devices, Inc. Microcode patch device and method for patching microcode using match registers and patch routines
US6738792B1 (en) 2001-03-09 2004-05-18 Advanced Micro Devices, Inc. Parallel mask generator
DE10120522A1 (de) * 2001-04-26 2002-11-07 Infineon Technologies Ag Verfahren zum Erkennen einer korrekten Befehls-Einsprung-Adresse bei Verwendung unterschiedlich langer Befehlsworte
US7493470B1 (en) 2001-12-07 2009-02-17 Arc International, Plc Processor apparatus and methods optimized for control applications
US7278137B1 (en) * 2001-12-26 2007-10-02 Arc International Methods and apparatus for compiling instructions for a data processor
US7568070B2 (en) * 2005-07-29 2009-07-28 Qualcomm Incorporated Instruction cache having fixed number of variable length instructions
JP2007122626A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Ind Co Ltd マイクロプロセッサ
US8898437B2 (en) * 2007-11-02 2014-11-25 Qualcomm Incorporated Predecode repair cache for instructions that cross an instruction cache line
CN101833437B (zh) * 2009-05-19 2013-06-26 威盛电子股份有限公司 适用于微处理器的装置及方法
US8589661B2 (en) * 2010-12-07 2013-11-19 Advanced Micro Devices, Inc. Odd and even start bit vectors
US11204768B2 (en) 2019-11-06 2021-12-21 Onnivation Llc Instruction length based parallel instruction demarcator
US20220100516A1 (en) * 2020-09-26 2022-03-31 Intel Corporation Circuitry and methods for power efficient generation of length markers for a variable length instruction set

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL255604A (ko) * 1959-09-08
US4437149A (en) * 1980-11-17 1984-03-13 International Business Machines Corporation Cache memory architecture with decoding
US4530050A (en) * 1981-08-26 1985-07-16 Hitachi, Ltd. Central processing unit for executing instructions of variable length having end information for operand specifiers
US4654781A (en) * 1981-10-02 1987-03-31 Raytheon Company Byte addressable memory for variable length instructions and data
US4689765A (en) * 1983-01-28 1987-08-25 Digital Equipment Corporation Groups of tag signals for data store in multi-plane set of buffers
US4873629A (en) * 1984-06-20 1989-10-10 Convex Computer Corporation Instruction processing unit for computer
US5202967A (en) * 1988-08-09 1993-04-13 Matsushita Electric Industrial Co., Ltd. Data processing apparatus for performing parallel decoding and parallel execution of a variable word length instruction
US5101341A (en) * 1988-08-25 1992-03-31 Edgcore Technology, Inc. Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO
US5051885A (en) * 1988-10-07 1991-09-24 Hewlett-Packard Company Data processing system for concurrent dispatch of instructions to multiple functional units
JPH02103627A (ja) * 1988-10-12 1990-04-16 Nec Corp マイクロプログラム変換装置
DE69030573D1 (de) * 1989-01-17 1997-05-28 Fujitsu Ltd Ablaufsteuerung zur decodierung von befehlen variabler länge für ein mikroprozessor
US5293592A (en) * 1989-04-07 1994-03-08 Intel Corporatino Decoder for pipelined system having portion indicating type of address generation and other portion controlling address generation within pipeline
EP0415366B1 (en) * 1989-08-28 1997-06-11 Nec Corporation Microprocessor having predecoder unit and main decoder unit operating in pipeline processing manner
US5295249A (en) * 1990-05-04 1994-03-15 International Business Machines Corporation Compounding preprocessor for cache for identifying multiple instructions which may be executed in parallel

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822612B1 (ko) * 2001-04-25 2008-04-16 후지쯔 가부시끼가이샤 명령 처리 방법
KR20210050237A (ko) * 2019-10-28 2021-05-07 이화여자대학교 산학협력단 버퍼 캐시 관리 방법 및 상기 버퍼 캐시 관리 방법이 적용된 컴퓨팅 장치

Also Published As

Publication number Publication date
KR960011279B1 (ko) 1996-08-21
DE69231011T2 (de) 2000-09-28
DE69231011D1 (de) 2000-06-15
EP0498654A3 (ko) 1994-01-05
US5488710A (en) 1996-01-30
EP0498654A2 (en) 1992-08-12
EP0498654B1 (en) 2000-05-10

Similar Documents

Publication Publication Date Title
KR920016941A (ko) 데이타 처리 캐쉬기억장치 및 이를 장착한 데이타 프로세서
ATE211837T1 (de) Ein computersystem mit auf anforderungstyp der cpu basierender cache-vorausladefähigkeit
KR970706538A (ko) 마이크로프로세서내의 메모리 종류 정보 처리 방법 및 장치(method and apparatus for processing memory-type information within a microprocessor)
KR900016868A (ko) 캐시용 고장진단 모드
KR960032163A (ko) 반도체 디스크 장치
KR910015933A (ko) 원칩 마이크로프로세서 및 그 버스시스템
KR930002946A (ko) 마이크로 프로세서에 내장되는 캐시 메모리 유니트
KR970003112A (ko) 데이타 재생 장치 및 방법
KR920004962A (ko) 디지탈신호처리장치용 가상의 긴명령어 메모리장치 및 그 명령어 발생방법
KR880011667A (ko) 퍼스널 컴퓨터 작동 방법
KR970071282A (ko) 메모리 제어기 및 데이타 처리 시스템
KR19990045059A (ko) 캐시 메모리 시스템
JP3729545B2 (ja) キャッシュメモリへのアクセス
US6385720B1 (en) Branch prediction method and processor using origin information, relative position information and history information
KR920000032A (ko) 캐시 메모리를 구비한 프로세서
KR910005160A (ko) 라이트액세스시에 무효화신호를 발생하여 3가지 상태를 갖는 멀티프로세서 캐시시스템
CA1299767C (en) Cache memory control system
US6643736B1 (en) Scratch pad memories
US5914970A (en) Computer memory system providing parity with standard non-parity memory devices
KR870011534A (ko) 가상 메모리 어드레싱을 채택한 데이타 처리시스템에서의 페이지 프레임 교체장치 및 방법
KR970012141A (ko) 파이프라인 처리를 수행하는 데이터 처리 장치
KR890013650A (ko) 캐시 메모리장치
JP2613258B2 (ja) 情報処理方法及び装置
JPH0776941B2 (ja) データ先読み制御方式
KR100266655B1 (ko) 다중 로우 캐시를 갖는 디램의 로우 캐시 선택장치

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080808

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee