KR900016868A - 캐시용 고장진단 모드 - Google Patents

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KR900016868A KR1019890004795A KR890004795A KR900016868A KR 900016868 A KR900016868 A KR 900016868A KR 1019890004795 A KR1019890004795 A KR 1019890004795A KR 890004795 A KR890004795 A KR 890004795A KR 900016868 A KR900016868 A KR 900016868A
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에이. 리드 폴
하다드 엘리에
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모토로라 인코포레이티드
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Abstract

내용없음

Description

캐시용 고장진단 모드
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 계산 시스템에서 사용하는 캐시의 블럭도.
제3도는 본 발명의 양호한 실시예에 따른 것으로서, 제2도에 도시된 캐시에 특성을 부가시킨 캐시의 블럭도.

Claims (3)

  1. 데이터를 요구하고 있는 프로세서로부터 번지를 수신하는 번지 버스와, 요구된 데이터를 프로세서에 전달하는 데이터 버스를 구비하는 캐시에 있어서, 그 번지 버스에 결합되어, 복수의 유효 비트와, 복수의 사용불능 비트 및, 복수의 TAG 번지를 기억하는 복수의 TAG 위치를 구비하고, 각 TAG 위치가 그 복수의 유효 비트중 한개의 유효 비트 및 그 복수의 사용불능 비트중 한개의 사용불능 비트에 대응하는 TAG 메모리와 ; 그 데이터 버스에, 결합되어 데이터를 기억하는 복수의 기억 위치를 구비하고, 상기 기억된 데이터가 무효일 수 있고 상기 기억 위치가 불량일 수 있으며, 각 기억 위치가, 그 복수의 TAG 위치중 한개의 TAG 위치와, 그 기억위치에 기억되어 있는 데이터가 무효인지의 여부를 표시하는 복수의 유효 비트중 한개의 유효 비트 및, 그 기억 위치가 불량인지의 여부를 표시하는 복수의 사용불능 비트중 한개의 사용불능 비트에 대응하는 데이터 메모리와 ; 그 번지 버스에 전달되는 그 번지의 제1부분에 응답하여 대응하는 TAG 위치 및 사용불능 비트의 제1부집합을 선택하는 TAG 메모리 복호기 수단과 ; 그 데이터 버스와 그 TAG 메모리 복호기에 결합되어, 상기 데이터 버스로부터 수신되는 정보를 기억하고 TAG 위치들중 그 제1부집합을 선택하는 레지스터 수단 및 ; 그 사용불능 비트 및 그 데이터 버스에 결합되어, TAG 위치들중 그 제1부집합에 대응하는 사용불능 비트를 그 데이터 버스에 결합시키는 제어 비트 포트 수단을 구비하는 것을 특징으로 하는 캐시.
  2. 데이터를 요구하는 프로세서로부터 번지를 수신하는 번지 버스 및 요구된 데이터를 그 프로세서에 전달하기 위한 데이터 버스와 ; 그 번지 버스에 결합되어, 복수의 유효 비트와, 복수의 TAG 번지를 기억하기 위한 복수의 TAG 위치를 구비하고, 각 TAG 위치가 그에 관련되어 있는 그 복수의 유효 비트중 한개의 유효 비트를 구비하는 TAG 메모리와 ; 그 데이터 버스에 결합되어, 데이터를 기억하기 위한 복수의 기억위치를 구비하고, 상기 기억되어 있는 데이터가 무효일 수 있으며, 각 기억 위치가, 그 복수의 TAG 위치중 한개의 TAG 위치와, 그 기억 위치에 기억되어 있는 데이터가 무효인지의 여부를 표시하는 복수의 유효 비트중 한개의 유효 비트에 대응하는 데이터 메모리 및 ; 그 번지 버스에 전달되는 번지의 제1부분에 응답하여 대응하는 TAG 위치들 및 유효 비트들중 제1부집합을 선택하는 TAG 메모리 복호기 수단을 구비하는 캐시에서, 데이터 버스로 고장진단 정보를 전달하는 방법에 있어서, 그 데이터 버스로 전달되는 데이터에 응답하여 TAG 위치들중 그 제1부집합을 선택하는 단계 및, TAG 위치들중 그 제1부집합에 대응하는 유효 비트를 그 데이터 버스에 결합시키는 단계를 구비하는 특징으로 하는 고장진단 정보 전달 방법.
  3. 데이터를 요구하는 프로세서로부터 번지를 수신하기 위한 번지 버스와, 요구 데이터를 상기 프로세서에 전달하기 위한 데이터 버스를 구비하는 캐시에 있어서, 그 번지 버스에 결합되어, 복수의 유효 비트와, 다수의 TAG 번지를 기억하기 위한 복수의 TAG 위치를 구비하며, 각 TAG 위치가 그들간에 연관되어 있는 그 복수의 유효 비트중 한개의 유효 비트를 구비하는 TAG 메모리와, 그 데이터 버스에 결합되어, 데이터를 기억하기 위한 복수의 기억 위치를 구비하며, 상기 기억된 데이터가 무효일 수 있고, 각 기억 위치가, 그 다수의 TAG 위치중 한개의 TAG 위치와, 그 기억 위치에 기억되어 있는 데이터가 무효인지를 표시하는 그 복수의 유효 비트중 한개의 유효 비트에 대응하는 데이터 메모리와. 그 번지 버스에 결합되어, 그 캐시가 고장진단 모드로 진입해야 하는지를 검출하는 검출 수단 및, 그 데이터 버스 및 그 검출 수단에 결합되어, 그 고장 진단 모드로 진입함에 따라서, 선택된 TAG 위치를 상기 데이터 버스로 결합시키는 제어 수단을 구비하고, 그 제어 수단이, 그 번지 버스에 결합되어, 그 번지 버스로 전달되는 그 번지의 제1부분에 응답하여 대응하는 TAG 위치들 및 유효 비트들중 제1부집합을 선택하는 TAG 메모리 복호기 수단과, 그 데이터 버스 및 그 TAG 메모리 복호기에 결합되어, 그 번지의 그 제1부분에 대응하는 정보를 기억하고 그 번지의 그 제1부분에 대응하는 상기 정보를 그 TAG 메모리 복호기 수단에 전달하며, 레지스터에 기억되어 있는 정보가 TAG 위치들중 제1부집합에 대응하는 TAG 위치들중 제2부집합을 선택하는 레지스터 수단 및, 그 TAG 메모리, 그 검출 수단 및 그 데이터 버스에 결합되어, TAG 위치들중 그 제1부집합의 선택된 TAG 위치를 결합시키는 TAG 포트 수단을 구비하는 것을 특징으로 하는 번지 버스 및 데이터 버스를 구비하는 캐시.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5535359A (en) * 1988-12-02 1996-07-09 Mitsubishi Denki Kabushiki Kaisha Computer system with cache memory having address mask register
US5155824A (en) * 1989-05-15 1992-10-13 Motorola, Inc. System for transferring selected data words between main memory and cache with multiple data words and multiple dirty bits for each address
JP2780372B2 (ja) * 1989-08-29 1998-07-30 株式会社日立製作所 デイスク制御装置のキヤツシユ組込制御方法
US5125085A (en) * 1989-09-01 1992-06-23 Bull Hn Information Systems Inc. Least recently used replacement level generating apparatus and method
US5463751A (en) * 1989-11-22 1995-10-31 Matsushita Electric Industrial Co., Ltd. Memory device having address translator and comparator for comparing memory cell array outputs
US5467460A (en) * 1990-02-14 1995-11-14 Intel Corporation M&A for minimizing data transfer to main memory from a writeback cache during a cache miss
ATE158882T1 (de) * 1990-06-15 1997-10-15 Compaq Computer Corp Vorrichtung zur echten lru-ersetzung
GB2256296B (en) * 1991-05-31 1995-01-18 Integrated Device Tech Multiplexed status and diagnostic pins in a microprocessor with on-chip caches
JP3451099B2 (ja) * 1991-12-06 2003-09-29 株式会社日立製作所 外部記憶サブシステム
US5329627A (en) * 1992-04-17 1994-07-12 Sun Microsystems, Inc. Method and apparatus for a translation lookaside buffer with built-in replacement scheme in a computer system
US5530823A (en) * 1992-05-12 1996-06-25 Unisys Corporation Hit enhancement circuit for page-table-look-aside-buffer
JPH05324468A (ja) * 1992-05-21 1993-12-07 Fujitsu Ltd 階層化キャッシュメモリ
US5566324A (en) * 1992-12-24 1996-10-15 Ncr Corporation Computer apparatus including a main memory prefetch cache and method of operation thereof
US5343437A (en) * 1993-02-19 1994-08-30 Motorola Inc. Memory having nonvolatile and volatile memory banks
JPH07182238A (ja) * 1993-11-01 1995-07-21 Sgs Thomson Microelectron Inc 欠陥データ無効化回路及び方法
US5539893A (en) * 1993-11-16 1996-07-23 Unisys Corporation Multi-level memory and methods for allocating data most likely to be used to the fastest memory level
US5497347A (en) * 1994-06-21 1996-03-05 Motorola Inc. BICMOS cache TAG comparator having redundancy and separate read an compare paths
US5613087A (en) * 1995-02-23 1997-03-18 International Business Machines Corporation Cache testing using a modified snoop cycle command
US5710905A (en) * 1995-12-21 1998-01-20 Cypress Semiconductor Corp. Cache controller for a non-symetric cache system
US6412051B1 (en) * 1996-11-27 2002-06-25 International Business Machines Corp. System and method for controlling a memory array in an information handling system
US6115789A (en) * 1997-04-28 2000-09-05 International Business Machines Corporation Method and system for determining which memory locations have been accessed in a self timed cache architecture
US6848024B1 (en) * 2000-08-07 2005-01-25 Broadcom Corporation Programmably disabling one or more cache entries
US6748492B1 (en) * 2000-08-07 2004-06-08 Broadcom Corporation Deterministic setting of replacement policy in a cache through way selection
US6732234B1 (en) * 2000-08-07 2004-05-04 Broadcom Corporation Direct access mode for a cache
US6748495B2 (en) 2001-05-15 2004-06-08 Broadcom Corporation Random generator
US7266587B2 (en) * 2002-05-15 2007-09-04 Broadcom Corporation System having interfaces, switch, and memory bridge for CC-NUMA operation
US7991960B2 (en) * 2006-10-11 2011-08-02 Arm Limited Adaptive comparison control in a data store
US7640397B2 (en) * 2006-10-11 2009-12-29 Arm Limited Adaptive comparison control in a memory
US7856576B2 (en) * 2007-04-25 2010-12-21 Hewlett-Packard Development Company, L.P. Method and system for managing memory transactions for memory repair
TWI377473B (en) * 2008-11-21 2012-11-21 Sunplus Innovation Technology Inc Serial interface cache controller, control method and micro-controller system using the same
US8856587B2 (en) 2011-05-31 2014-10-07 Freescale Semiconductor, Inc. Control of interrupt generation for cache
US8775863B2 (en) 2011-05-31 2014-07-08 Freescale Semiconductor, Inc. Cache locking control

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124826A (en) * 1976-04-12 1977-10-20 Fujitsu Ltd Memory unit
US4357656A (en) * 1977-12-09 1982-11-02 Digital Equipment Corporation Method and apparatus for disabling and diagnosing cache memory storage locations
US4190885A (en) * 1977-12-22 1980-02-26 Honeywell Information Systems Inc. Out of store indicator for a cache store in test mode
US4168541A (en) * 1978-09-25 1979-09-18 Sperry Rand Corporation Paired least recently used block replacement system
US4315313A (en) * 1979-12-27 1982-02-09 Ncr Corporation Diagnostic circuitry in a data processor
US4575792A (en) * 1982-03-31 1986-03-11 Honeywell Information Systems Inc. Shared interface apparatus for testing the memory sections of a cache unit
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
US4667288A (en) * 1983-06-30 1987-05-19 Honeywell Information Systems Inc. Enable/disable control checking apparatus
US4569048A (en) * 1983-09-19 1986-02-04 Genrad, Inc. Method and apparatus for memory overlay
US4641305A (en) * 1984-10-19 1987-02-03 Honeywell Information Systems Inc. Control store memory read error resiliency method and apparatus
DE3586524T2 (de) * 1984-10-31 1993-01-21 Texas Instruments Inc Durch beide, physikalische und virtuelle addressen, addressierbarer cache-speicher.
JPH0711789B2 (ja) * 1985-12-28 1995-02-08 株式会社日立製作所 同時デ−タ転送制御装置
US4797814A (en) * 1986-05-01 1989-01-10 International Business Machines Corporation Variable address mode cache
US4740969A (en) * 1986-06-27 1988-04-26 Hewlett-Packard Company Method and apparatus for recovering from hardware faults
EP0257405B1 (de) * 1986-08-07 1990-10-31 Siemens Aktiengesellschaft Verfahren und Anordnung zum Aktualisieren von Steuerbitkombinationen
US4882673A (en) * 1987-10-02 1989-11-21 Advanced Micro Devices, Inc. Method and apparatus for testing an integrated circuit including a microprocessor and an instruction cache

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Publication number Publication date
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JPH01311344A (ja) 1989-12-15

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