KR870006471A - 고속 캐쉬 시스템 - Google Patents

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KR870006471A
KR870006471A KR860010922A KR860010922A KR870006471A KR 870006471 A KR870006471 A KR 870006471A KR 860010922 A KR860010922 A KR 860010922A KR 860010922 A KR860010922 A KR 860010922A KR 870006471 A KR870006471 A KR 870006471A
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미우 밍티
지안-꾸오셴
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루이스 피 엘빈저
허니웰 인포오메이숀 시스템즈 인코오포레이티드
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Abstract

내용 없음.

Description

고속 캐쉬 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 장치를 포함하는 다중 처리시스템의 블럭선도.
제2도 및 제3도는 각각 본 발명에 따라 구성된 데이타 캐쉬 메모리와 명령 캐쉬 메모리의 블럭선도.
* 도면의 주요부분에 대한 부호의 설명
10 : 다중처리시스템 12 : 시스템버스
14-40 : 데이터캐쉬메모리 14-50 : 명령캐쉬메모리
14-400 : 가상메모리관리유니트 14-402 : 어드레스레지스터
14-404 : 캐쉬제어회로 14-432 : 오프셋레지스터
14-436 : 데이타입/출력 FIFO 14-442 : 메모리어드레스레지스터
14-450 : 스누프레지스터 및 디코더회로

Claims (21)

  1. 각 세그멘트가 복수의 페이지를 포함하고, 각 페이지는 복수의 블럭을 포함하며, 또한 각 블럭은 복수의 워드를 포함하도록 한 복수의 세그멘트로 분할된 주메모리에, 이 주메모리를 공유하도록 복수의 처리유니트를 연결시킨 다중처리시스템내에 사용하기 위한 것으로, 상기 복수의 처리유니트 중에서 하나의 처리유니트로부터 수신된 정보에 대한 요청들에 응답하여 상기 주메모리로부터 독출된 고속 억세스 정보를 제공하기 위해 상기 하나의 처리유니트에 결합되며, 상기 각 요청은 억세스되어야 할 정보워드들을 식별하기 위한 입력어드레스를 포함하도록 한 캐쉬 메모리에 있어서, 상기 복수의 페이지의 각 소정 번호에 관한 어드레스 정보를 기억하기 위한 복수의 기억장소를 각각 포함하되, 상기 하나의 처리유니트로부터 상기 입력어드레스를 수신하도록 상기 하나의 처리유니트에 그 제1의 연상메모리가 연결되어 있는 복수의 연상메모리와, 상기 복수의 페이지의 각각에 관한 어드레스, 제어 및 데이타정보를 기억하기 위한 복수의 기억장소를 각각 포함하는 복수의 직접 억세스 메모리와, 각각의 연상메모리 및 각각의 직접 억세스 메모리를 공통적으로 접속한 공통 내부버스와, 상기 하나의 처리유니트로부터 상기 요청들을 수신하도록 결합된 캐쉬 제어수단을 구비하되, 상기 캐쉬 제어수단을 정보에 대한 각 요청에 응답하여 상기 입력어드레스중 유효어드레스에 상당하는 제1부분을 상기 복수의 연상메모리중 상기 제1의 연상메모리에 인가하도록 동작하고, 상기 제1의 연상메모리는 요청된 정보를 포함하는 페이지가 캐쉬 메모리중에 존재함을 나타내는 히트상태를 검출함에 따라 상기 복수의 연상메모리 및 상기 복수의 직접 억세스 메모리내에 정보가 기억되어 있는 것을 식별하는 상기 버스상에 상기 페이지에 관한 페이지 레벨번호값을 발생하도록 동작하며, 상기 캐쉬 제어수단은 또한 상기 페이지 레벨번호값과 함께 상기 입력어드레스의 다른 부분들을 캐쉬 어드레스로서 상기 하나의 처리유니트에 대해 요청된 정보워드를 독출하도록 요청된 상기 메모리들중 다른 메모리들에 인가하는 것을 특징으로 하는 캐쉬 메모리.
  2. 제1항에 있어서, 상기 입력어드레스는 가상어드레스이고, 상기 제1의 연상메모리 기억장소들은 상기 주메모리 시그멘트 페이지들 중에서 상기 캐쉬 메모리내의 기억장소들에 기억되어 있는 페이지들을 식별하는 시그멘트 및 페이지 가상어드레스들을 포함하며, 상기 캐쉬 메모리는 또한 상기 하나의 처리유니트부터 상기 입력어드레스를 수신하도록 결합된 가상메모리 어드레스변환수단을 구비하되, 상기 가상메모리 어드레스변환수단은 상기 히트상태의 존재를 결정하기 위한 상기 입력연상메모리의 감시와 요청된 정보워드들을 억세스하기 위한 상기 페이지 레벨번호값의 발생을 중첩하도록 상기 가상어드레스를 실제어드레스로 변환시킬 수 있는 것을 특징으로 하는 캐쉬 메모리.
  3. 제2항에 있어서, 상기 복수의 연상메모리중 제2의 연상메모리는 상기 캐쉬 메모리의 기억장소들에 기억된 상기 페이지들의 실제어드레스들을 기억함과 동시에 상기 실제어드레스들의 가상스테이터스를 나타내기 위한 기억장소든을 갖되, 상기 제2의 연상메모리는 각각의 새로운 실제어드레스를 수신하기 위해 상기 가상메모리 변환수단에 결합되고, 상기 제2의 연상메모리는 또한 상기 새로운 실제어드레스와 기억되어 있던 임의의 타당성 실제어드레스 사이의 비교를 검출하여 상기 페이지 레벨번호에 의해 규정된 상기 제1연상 메모리의 상기 기억장소중 하나의 기억장소에 상기 새로운 가상어드레스를 기억하고, 이에 따라 동일페이지에 중복 로드하는 것을 방지하며, 더우기 동일한 실제어드레스로 두개의 가상어드레스를 사상하는 것을 방지하기 위해 상기 페이지 레벨번호값을 상기 버스상에서 발생시키는 것을 특징으로 하는 캐쉬 메모리.
  4. 제3항에 있어서, 상기 캐쉬 메모리는 또한 상기 복수의 처리유니트들중 다른 처리유니트들로부터의 서입 요청들은 수신하도록 상기 주메모리에 공통 결합된 스누프 레지스터 및 디코드 수단을 구비하되, 상기 서입 요청들은 주메모리내에서 정보가 서입될 실제어드레스들을 포함하고, 상기 스누프 레지스터 및 디코드 수단은 상기 제2의 연상메모리에 결합되어, 수신된 서입요청에 응답하여 상기 제2연상 메모리를 조절함으로써 서입요청 실제어드레스와 기억된 임의의 실제어드레스 사이의 비교검출에 따라 페이지 레벨번호값을 발생시키도록 하고, 이에따라 상기 주메모리와 상기 캐쉬 메모리 사이에 데이타일치를 유지시키도록 하는 것을 특징으로 하는 캐쉬 메모리.
  5. 제4항에 있어서, 상기 복수의 직접 억세스 메모리중 제1의 직접 억세스 메모리의 상기 복수의 기억장소들은 블럭타당성비트 기억장소들을 포함하고, 상기 제1의 직접 억세스 메모리는 상기 스누프 레지스터수단 및 상기 제2의 연상메모리에 연결되며, 상기 제2의 연상메모리는 상기 버스에 인가된 상기 페이지 레벨 번호에 의해 규정된 레벨로 기억되어 있는 상기 스누프 레지스터수단으로부터의 상기 실제어드레스에 의해 규정된 블럭의 타당성 비트표시를 무효화시키도록 상기 제1의 직접 억세스 메모리를 조절하기 위해 상기 비교를 신호화한 히트신호를 발생시키도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  6. 제1항에 있어서, 상기 캐쉬 메모리는 또한 페이지 레벨번호 값들을 발생시키기 위한 치환수단을 구비하되, 상기 치환수단은 상기 제1연상메모리 및 상기 공통 내부버스에 연결되며, 또한 상기 치환수단은 히트 상태가 존재하지 않음을 나타내는 상기 제1연상메모리로부터의 신호에 응답하여 상기 연상메모리와 상기 직접 억세쓰 메모리들중 다른 메모리들중에 서입되어야 할 새로운 어드레스에 관한 정보를 규정하기 위한 페이지 레벨번호 값을 상기 버스에 인가하도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  7. 제6항에 있어서, 상기 직접 억세스 메모리들중 제2의 직접 억세스 메모리는 상기 복수의 페이지들의 기억장소에 기억된 각 페이지의 상기 복수의 데이타 블럭중 적어도 하나의 블럭에 대한 데이타워드들을 기억하고, 제3의 직접 억세스 메모리는 서입된 각 페이지의 임의의 블럭들을 지정하기 위한 서입비트 표시를 포함하는 기억장소들을 가지며, 상기 캐쉬 제어수단은 상기 히트상태가 존재하지 않는 경우에 상기 제2직접 억세스 메모리에 대해 상기 서입비트 표시에 의해 지정된 서입블럭을 상기 주메모리에 전송하여 새로운 페이지가 상기 제2메모리내의 동일한 기억장소든내에 기억될 수 있도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  8. 제7항에 있어서, 제4의 직접 억세스 메모리는 상기 캐쉬 제어수단내의 기억장소들에 기억되어 있는 상기 페이지들의 스테이터스를 지정하기 위한 복수의 제어비트 표시들을 포함하고, 상기 캐쉬 제어수단은 각 서입요청에 응답하여 상기 제어비트 표시들 및 상기 캐쉬 메모리 조절상태를 테스트 함으로써, 상기 테스트 결과를 기초로 상기 페이지와 관련한 요청된 동작을 수행하도록 하는 것을 특징으로 하는 캐쉬 메모리.
  9. 제6항에 있어서, 상기 제2의 직접 억세스 메모리는 상기 각 페이지의 적어도 하나의 명령블럭의 명령 워드들을 기억하고, 상기 캐쉬 메모리는 또한 복수의 레지스터 세트들을 포함하며, 각 세트의 레지스터는 상기 하나의 처리유니트 및 상기 입력 연상메모리에 결합되고, 더우기 상기 캐쉬 제어수단은 각 요청에 응답하여 선택된 세트의 레지스터들을 상기 페이지 레벨번호와 블럭 및 워드번호 값들에 대응하는 상기 입력 어드레스의 부분들로 로드함으로써 요청에 따라 동일 페이지의 모든 블럭을 고속으로 전송할 수 있도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  10. 각 페이지는 복수의 블럭을 포함하고, 각 블럭은 복수의 워드를 포함하도록 한 복수의 페이지로 분할된 주메모리에 연결시킨 처리유니트와 함께 사용하기 위한 것으로, 상기 처리유니트로부터 수신된 정보에 대한 요청들에 응답하여 상기 주 메모리로부터 독출된 고속 억세스 정보를 제공하기 위해 상기 처리유니트에 결합되며, 상기 각 요청은 억세스되어야 할 정보워드들을 식별하기 위한 입력어드레스를 포함하도록 한 캐쉬 메모리에 있어서, 상기 복수의 페이지의 각각에 관한 제1유형의 정보를 기억하기 위한 복수의 기억장소를 각각 포함하되, 상기 처리유니트로부터 상기 입력어드레스를 수신하도록 상기 처리유니트에 그 제1의 연상 메모리가 연결되어 있는 복수의 연상메모리와, 상기 복수의 페이지의 각각에 관한 다른 유형의 정보들을 기억하기 위한 복수의 기억장소를 각각 포함하는 복수의 직접 억세스 메모리와, 각각의 연상메모리 및 각각의 직접 억세스 메모리를 공통적으로 접속한 공통 내부버스와, 상기 하나의 처리유니트로부터 상기 요청들을 수신하도록 결합된 캐쉬 제어수단을 구비하되, 상기 캐쉬 제어수단은 정보에 대한 각 요청에 응답하여 상기 입력어드레스중 유효어드레스에 상당하는 제1부분을 상기 복수의 연상메모리중 상기 제1의 연상메모리에 인가하도록 동작하고, 상기 제1의 연상메모리는 요청된 정보를 포함하는 페이지가 캐쉬 메모리중에 존재함을 나타내는 히트상태를 검출함에 따라 상기 복수의 연상메모리 및 상기 복수의 직접 억세스 메모리내에 정보가 기억되어 있는 것을 식별하는 상기 버스상에 상기 페이지에 관한 페이지 레벨번호값을 발생하도록 동작하며, 상기 캐쉬 제어수단은 또한 상기 페이지 레벨번호값과 함께 상기 입력어드레스의 다른 부분들을 캐쉬 어드레스로서 상기 하나의 처리유니트에 대해 요청된 정보워드들을 독촉하도록 요청된 상기 메모리들중 다른 메모리들에 인가하는 것을 특징으로 하는 캐쉬 메모리.
  11. 제10항에 있어서, 상기 입력어드레스는 가상어드레스이고, 상기 제1의 연상메모리 기억장소들은 상기 주메모리 세그멘트 페이지들 중에서 상기 캐쉬 메모리내의 기억장소들에 기억되어 있는 페이지들을 식별하는 세그멘트 및 페이지 가상어드레스들을 포함하며, 상기 캐쉬 메모리는 또한 상기 하나의 처리유니트로부터 상기 입력어드레스를 수신하도록 결합된 가상메모리 어드레스 변환수단을 구비하되, 상기 가상메모리 어드레스 변환수단은 상기 히트상태의 존재를 결정하기 위한 상기 입력 연상메모리의 감시와 요청된 정보워드들을 억세스하기 위한 상기 페이지 레벨번호값의 발생을 중첩하도록 상기 가상어드레스를 실제어드레스로 변환시킬 수 있는 것을 특징으로 하는 캐쉬 메모리.
  12. 제10항에 있어서, 상기 제1의 직접 억세스 메모리의 기억장소들은 상기 복수의 페이지들의 상기 복수의 블럭에 대한 타당성 비트들을 기억하고, 상기 캐쉬 제어수단은 상기 히트상태를 나타내는 상기 제1직접 억세스 메모리로부터의 신호에 응답하여 상기 제1의 직접 억세스 메모리를 인에이블시킴으로써, 요청된 정보워드들을 포함하는 타당성 블럭이 상기 캐쉬 메모리중에 기억되어 있는지의 여부를 결정하기 위해 상기 페이지 레벨번호 값으로 규정된 타당성 비트표시와 상기 입력어드레스의 다른 부분들을 독출하도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  13. 제12항에 있어서, 상기 복수의 연상메모리중 제2의 연상메모리는 상기 캐쉬 메모리내의 기억장소들에 기억된 상기 페이지들의 실제어드레스들을 기억함과 동시에 상기 실제어드레스들의 가상스테이터스를 나타내기 위한 기억장소들을 갖되, 상기 제2의 연상메모리는 각각의 새로운 실제어드레스를 수신하기 위해 상기 가상메모리 변환수단에 결합되고, 상기 제2의 연상메모리는 또한 상기 새로운 실제어드레스와 기억되어 있던 임의의 타당성 실제어드레스 사이의 비교를 검출하여 상기 페이지 레벨번호에 의해 규정된 상기 제1연상 메모리의 상기 기억장소중 하기의 기억장소에 상기 새로운 가상어드레스를 기억하고, 이에따라 동일 페이지에 중복 로드하는 것을 방지하며, 더우기 동일한 실제어드레스로 두개의 가상어드레스를 사상하는 것을 방지하기 위해 상기 페이지 레벨번호값을 상기 버스상에서 발생시키는 것을 특징으로 하는 캐쉬 메모리.
  14. 제13항에 있어서, 상기 캐쉬 메모리는 또한 상기 복수의 처리유니트들중 다른 처리유니트들로부터의 서입요청들을 수신하도록 상기 주메모리에 공통결합된 스누프 레지스터 및 디코드수단을 구비하되, 상기 서입요청들은 주메모리내에서 정보가 서입될 실제어드레스들을 포함하고, 상기 스누프 레지스터 및 디코드 수단은 상기 제2의 연상메모리에 결합되어, 수신된 서입요청에 응답하여 상기 제2연상메모리를 조절함으로써 서입요청 실제어드레스와 기억된 임의의 실제어드레스 사이의 비교검출에 따라 페이지 레벨번호값은 발생시키도록 하고, 이에따라 상기 주 메모리와 상기 캐쉬 메모리 사이에 데이타 일치를 유지시키도록 하는 것을 특징으로 하는 캐쉬 메모리.
  15. 제14항에 있어서, 상기 복수의 직접 억세스 메모리중 제1의 직접 억세스 메모리의 상기 복수의 기억 장소들은 블럭 타당성 비트 기억장소들을 포함하고, 상기 제1의 직접 억세스 메모리는 상기 스누프 레지스터수단 및 상기 제2의 연상메모리에 연결되며, 상기 제2의 연상메모리는 상기 버스에 인가된 상기 페이지 레벨번호에 의해 규정된 레벨로 기억되어 있는 상기 스누프 레지스터수단으로부터의 상기 실제어드레스에 의해 규정된 블럭의 타당성 비트표시를 무효화시키도록 상기 제1의 직접 억세스 메모리를 조절하기 위해 상기 비교를 신호화한 히트신호를 발생시키도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  16. 제10항에 있어서, 상기 캐쉬 메모리는 또한 페이지 레벨번호 값들을 발생시키기 위한 치환수단을 구비하되, 상기 치환수단은 상기 제1연상메모리 및 상기 공통 내부버스에 연결되며, 또한 상기 치환수단은 히트상태가 존재하지 않음을 나타내는 상기 제1연상메모리로부터의 신호에 응답하여 상기 연상메모리와 상기 직접 억세스 메모리들중 다른 메모리들중 서입되어야 할 새로운 어드레스에 관한 정보를 규정하기 위한 페이지 레벨번호값을 상기 버스에 인가하도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  17. 제16항에 있어서, 상기 직접 억세스 메모리들중 제2의 직접 억세스 메모리는 상기 복수의 페이지들의 기억장소에 기억된 각 페이지의 상기 복수의 데이타 블럭중 적어도 하나의 블럭에 대한 데이타워드들을 기억하고, 제3의 직접 억세스 메모리는 서입된 각 페이지의 임의의 블럭들을 지정하기 위한 서입 비트표시를 포함하는 기억장소들을 가지며, 상기 캐쉬 제어수단은 상기 히트상태가 존재하지 않는 경우에 상기 제2직접 억세스 메모리에 대해 상기 서입 비트표시에 의해 지정된 서입블럭을 상기 주메모리에 전송하여 새로운 페이지가 상기 제2메모리내의 동일한 기억장소들내에 기억될 수 있도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  18. 제17항에 있어서, 제4의 직접 억세스 메모리는 상기 캐쉬 제어수단내의 기억장소들에 기억되어 있는 상기 페이지들의 스테이터스를 지정하기 위한 복수의 제어 비트표시들을 포함하고, 상기 캐쉬 제어수단은 각 서입요청에 응답하여 상기 제어 비트표시들 및 상기 캐쉬 메모리조절 상태를 테스트함으로써, 상기 테스트 결과를 기초로 상기 페이지와 관련한 요청된 동작을 수행하도록 하는 것을 특징으로 하는 캐쉬 메모리.
  19. 제16항에 있어서, 상기 제2의 직접 억세스 메모리는 상기 각 페이지의 적어도 하나의 명령블럭의 명령워드를 기억하고, 상기 캐쉬 메모리는 또한 복수의 레지스터 세트들을 포함하며, 각 세트의 레지스터는 상기 하나의 처리유니트 및 상기 입력 연상메모리에 결합되고, 더우기 상기 캐쉬 제어수단은 각 요청에 응답하여 선택된 세트의 레지스터들을 상기 페이지 레벨번호와 블럭 및 워드번호 값들에 대응하는 상기 입력 어드레스의 부분들로 로드함으로써 요청에 따라 동일페이지의 모든 블럭을 고속으로 전송할 수 있도록 동작하는 것을 특징으로 하는 캐쉬 메모리.
  20. 각 페이지가 복수의 블럭을 포함하고, 각 블럭은 복수의 워드를 포함하는 복수의 페이지로 분할된 주 메모리를 공유하도록 다른 처리유니트들과 공통 결합시킨 처리유니트와 함께 사용하기 위한 것으로, 상기 처리유니트로부터의 요청들에 응답하여 상기 주 메모리부터 독출된 정보를 고속으로 억세스하되, 각 요청은 입력어드레스를 포함하도록 한 캐쉬 메모리의 구성방법에 있어서, 각각이 복수의 레벨로 복수의 워드기억장소들을 포함하는 복수의 연상메모리 및 직접 억세스 메모리를 구성하는 단계와, 각 메모리의 각 레벨의 워드기억장소들내에, 상기 처리유니트로부터의 요청들에 응답하여 상기 캐쉬 메모리중에 기억될 수 있는 각 페이지의 최대 페이지번호에 관한 모든 정보의 서로 다른 부분을 기억시키는 단계와, 기억된 페이지의 모든 정보를 순간적으로 동시에 억세스할 수 있는 공통 내부버스에 상기 모든 메모리를 연결시키는 단계와, 상기 처리유니트와 상기 공통 내부버스 사이에 하나의 연상메모리를 연결시키는 단계와, 상기 입력어드레스와 상기 워드기억장소들중 하나의 기억장소의 내용 사이의 비교를 검출함에 따라 상기 처리유니트로부터의 각요청에 응답하여 상기 하나의 연상메모리가 상기 페이지의 처리를 위해 요청된 상기 메모리들내에 기억된 모든 정보를 억세스할 수 있도록 페이지 레벨번호 값을 발생시키는 단계로 이루어지는 것을 특징으로 하는 캐쉬 메모리의 구성방법.
  21. 제20항에 있어서, 상기 메모리들의 연상 및 직접 사상에 의해 얻어지는 것을 특징으로 하는 캐쉬 메모리의 구성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860010922A 1985-12-19 1986-12-19 고속 캐쉬 시스템 KR920005280B1 (ko)

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