JPH04257948A - キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式 - Google Patents
キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式Info
- Publication number
- JPH04257948A JPH04257948A JP3019849A JP1984991A JPH04257948A JP H04257948 A JPH04257948 A JP H04257948A JP 3019849 A JP3019849 A JP 3019849A JP 1984991 A JP1984991 A JP 1984991A JP H04257948 A JPH04257948 A JP H04257948A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- information
- invalid
- cache memory
- instruction data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 13
- 238000004148 unit process Methods 0.000 claims 2
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速演算処理を行う中
央処理装置（ＣＰＵ）に接続されたキャッシュメモリに
係り、特に、プリデコード情報を付加したキャッシュメ
モリと該キャッシュメモリを備えたシステムおよび該シ
ステムにおける命令のデコード方式に関する。 【０００２】 【従来の技術】現在、高速演算処理を行う多くのＣＰＵ
が開発されているが、さらに演算処理を高速に行うこと
が要求されている。そのためには、該ＣＰＵに接続され
るキャッシュメモリの動作もそれに応じた高速処理が要
求される。演算処理の高速化のための１つの方法として
、動作クロックを高周波化することが挙げられるが、周
辺回路をＴＴＬで構成するためには限界がある。 【０００３】また、他の方法として、複数命令を同時に
実行し、１サイクルで実行する命令を多くすることによ
り、演算処理を高速化することが考えられる。例えば、
命令が固定長であるＣＰＵでは、１つの命令に続く次の
命令の位置が固定化されているため、２命令分の長さの
コードをデコードすることにより、２命令の同時実行が
容易に実現できる。 【０００４】しかしながら、ＴＲＯＮ（Ｔｈｅ Ｒｅａ
ｌ ｔｉｍｅ Ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ Ｎ
ｕｃｌｅｕｓ）仕様のように命令が可変長であるＣＰＵ
では、後続の命令の位置が変動するため、何らかの方法
で後続命令の位置を特定できなければ、２命令を同時に
実行することは不可能である。 【０００５】 【発明が解決しようとする課題】上述したように、従来
は、ＴＲＯＮ仕様のように命令が可変長であるＣＰＵで
は２命令（複数命令）を同時に実行することができず、
そのために演算処理を高速化できないという問題があっ
た。これに対処するために、種々の方式が提案されてい
る。 【０００６】図３に従来形の一例としてのキャッシュメ
モリの構成が示される。図示のキャッシュメモリは、Ｃ
ＰＵ３０と主記憶装置３１との間で命令アドレスおよび
命令データの授受を行う命令キャッシュ３２と、該命令
キャッシュからの命令データを一時的に格納する命令レ
ジスタ３３と、該命令レジスタからの命令データをプリ
デコードする命令プリデコーダ３４と、命令レジスタ３
３からの命令データを所定時間（上記プリデコードに要
する時間に相当）格納する命令レジスタ３５と、該命令
レジスタからの命令データと命令プリデコーダ３４から
の命令プリデコード情報を解読する命令デコーダ３６と
を有している。 【０００７】この方式では、命令データをプリデコード
してその命令長を解読し、命令デコーダ３６に２命令を
同時に供給するようになっている。ところがこの方式で
は、命令データのプリデコードを行うための時間が必要
であり、しかも、命令データが可変長命令であるために
命令プリデコーダ３４も同時に２命令をプリデコードす
ることが容易でないので、命令デコーダ３６に命令を連
続して供給することができず、その結果として、演算処
理を高速に行えないという欠点がある。 【０００８】図４には従来形の他の例としてのキャッシ
ュメモリの構成が示される。この例では、キャッシュメ
モリ４０は、ＣＰＵ５０と主記憶装置５１との間に接続
され、ＣＰＵ５０からの命令アドレスを受け取る命令ア
ドレス入力部４１と、キャッシュ・ミスヒット時に上記
命令アドレスを主記憶装置５１に出力する命令アドレス
出力部４２と、主記憶装置５１からの命令データを受け
取る命令データ入力部４３と、所定の条件下で上記命令
データとそれに対応するプリデコード情報（後述）をＣ
ＰＵ５０に出力する命令データ出力部４４と、命令アド
レス入力部４１からの命令アドレスを比較用アドレスと
比較してキャッシュ・ヒット／キャッシュ・ミスヒット
を判定するアドレス比較部４５と、命令データ入力部４
３からの命令データをプリデコードする命令プリデコー
ダ４６と、該プリデコード情報を当該命令データと共に
格納し、アドレス比較部４５の判定結果に応じて命令デ
ータおよびプリデコード情報を命令データ出力部４４に
適宜送出するデータ記憶部４７とを有している。 【０００９】この方式では、プリデコードした命令長の
情報を命令データと共にデータ記憶部４７にストアする
ようになっている。そのため、キャッシュ・ヒット時に
は当該命令データとプリデコード情報を同時にＣＰＵ５
０に供給することができるので、該ＣＰＵによる２命令
同時デコードが可能となる利点がある。しかしながら、
命令キャッシュ（データ記憶部４７）への登録において
命令キャッシュの１ブロックの範囲をラップ・アラウン
ドしてアクセスする場合には、当該ブロックの先頭部分
が命令の切れ目であるかどうかは判らないので、常に有
効なプリデコード情報をストアすることができないとい
う欠点がある。このようなケースは、例えば分岐処理に
基づいてデータ・ブロックの途中からアクセスを開始す
るような場合に生じる。また、命令キャッシュにヒット
した場合でも、プリデコード情報が無効ならば、命令デ
ータをプリデコードし直さなければならないので（つま
り、命令の再プリデコード）、プリデコード情報を命令
データと共にデータ記憶部４７にストアすることによっ
て得られる効果（２命令同時デコード）は著しく低下す
ることになり、好ましくない。 【００１０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、２命令同時デコード等の命令デ
コードの高速化に寄与することができるキャッシュメモ
リを提供することを目的としている。また、本発明の他
の目的は、上記キャッシュメモリを備えたシステムと該
システムにおける命令のデコード方式を提供することに
ある。 【００１１】 【課題を解決するための手段】図１に本発明のキャッシ
ュメモリの原理構成が示される。本発明の基本的形態に
よるキャッシュメモリ３は、主記憶装置２からの命令デ
ータＡを一時的にストアしてＣＰＵ１に供給するもので
あって、前記命令データのデコードを補助するためのプ
リデコード情報Ｂを生成する手段４と、該プリデコード
情報を前記命令データと共にストアする記憶手段５と、
キャッシュ・ヒット時に前記記憶手段から命令データと
共に出力されるプリデコード情報を検査する手段６と、
該検査されたプリデコード情報が無効または不正な値で
あった場合に前記記憶手段のプリデコード情報を正当な
値に書き換える手段７と、前記検査されたプリデコード
情報が無効または不正な値であった場合に当該プリデコ
ード情報が無効であったことを前記中央処理装置に通知
する無効通知手段８とを具備することを特徴としている
。 【００１２】この場合、上記キャッシュメモリの一変形
形態として、上記検査されたプリデコード情報が無効ま
たは不正な値であった場合に、再プリデコードしたプリ
デコード情報をＣＰＵ１に出力する手段８ａ（破線表示
）を、上記無効通知手段８の代わりに具備してもよい。 また、他の変形形態として、上記検査されたプリデコー
ド情報が無効または不正な値であった場合に、ＣＰＵ１
に出力されるプリデコード情報を正当な値に書き換える
手段８ｂ（破線表示）を、上記無効通知手段８の代わり
に具備してもよい。 【００１３】さらに、別の変形形態としてのキャッシュ
メモリ３ａにおいては、上記プリデコード情報を生成す
る機能と、キャッシュ・ヒット時に記憶手段５から命令
データと共に出力されるプリデコード情報を検査する機
能とを併せ持つ手段９（一点鎖線表示）を具備してもよ
い。この場合、ＣＰＵ１、プリデコード情報生成手段お
よび検査手段９は、１チップ・マイクロプロセッサとし
て形成してもよいし、あるいは、それぞれ別のＩＣチッ
プとして形成してもよい。 【００１４】また、本発明の他の形態によれば、主記憶
装置からの命令データを一時的にストアしてＣＰＵに供
給するキャッシュメモリを備えたシステムにおいて、前
記命令データをプリデコードしたプリデコード情報を該
命令データと共に前記キャッシュメモリにストアし、キ
ャッシュ・ヒット時に前記命令データおよびプリデコー
ド情報を前記ＣＰＵに転送すると共に当該命令データの
デコードを行い、該プリデコード情報が無効であった場
合に、当該プリデコード情報を使用した命令デコード動
作とその後の命令実行動作をキャンセルし、当該命令デ
ータをデコードし直すようにしたことを特徴とする命令
デコード方式が提供される。 【００１５】上述した本発明の各形態は、可変長命令を
処理するＣＰＵを備えたシステムに適用されてもよい。 この場合には、上記プリデコード情報の代わりに該可変
長命令の命令長情報が適宜処理される。 【００１６】 【作用】上述した構成によれば、命令データＡがプリデ
コード情報Ｂと共に記憶手段５に格納され、キャッシュ
・ヒット時には該記憶手段からの命令データとプリデコ
ード情報がＣＰＵ１に伝達されるようになっているので
、該ＣＰＵでは命令プリデコードのオーバーヘッド無し
で当該プリデコード情報を使用することができ、それに
よって２命令同時デコード等の命令デコードの高速化を
図ることが可能となる。 【００１７】また、記憶手段５から出力されるプリデコ
ード情報の有効／無効を検査手段６において検査し、無
効であれば書き換え手段７においてその無効な情報を正
当な値に書き換えるようにしているので、２度目以降の
命令フェッチ時にはオーバーヘッドを無くすことができ
る。従って、記憶手段５への登録の際にラップ・アラウ
ンドしてデータ・ブロック毎にロードする場合でも、常
に有効なプリデコード情報をストアすることができるの
で、未プリデコード情報が記憶手段５に登録された場合
に起こり得る性能の低下を防ぐことができる。これは、
ＣＰＵの性能向上に寄与するものである。 【００１８】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。 【００１９】 【実施例】図２に本発明の一実施例としてのキャッシュ
メモリ（命令キャッシュ）の構成が示される。図中、１
０はＣＰＵ、１１は命令およびデータを格納する主記憶
装置、２０はＣＰＵ１０と主記憶装置１１の間で命令デ
ータおよび命令アドレスの授受を行うキャッシュメモリ
を示す。 【００２０】本実施例のキャッシュメモリ２０において
、２１はＣＰＵ１０からの命令フェッチ用アドレスを受
け取る命令アドレス入力部、２２はアドレス比較部２５
（後述）からキャッシュ・ミスヒットが通知された時に
上記命令フェッチ用アドレスを主記憶装置１１に出力す
る命令アドレス出力部、２３は主記憶装置１１からの命
令データを受け取る命令データ入力部、２４は命令デー
タ出力部を示す。この命令データ出力部２４は、キャッ
シュ・ミスヒット時には命令データ入力部２３からの命
令データと命令プリデコーダ２７（後述）からのプリデ
コード結果をＣＰＵ１０に転送し、キャッシュ・ヒット
時には入出力バッファ２８（後述）からの命令データお
よびプリデコード情報をＣＰＵ１０に転送する。さらに
命令データ出力部２４は、命令プリデコーダ２７からの
プリデコード結果が「無効」を指示している場合には、
当該プリデコード情報が無効であったことをＣＰＵ１０
に通知すると共に、入出力バッファ２８からの訂正され
たプリデコード情報をＣＰＵ１０に転送する。 【００２１】アドレス比較部２５は、命令アドレス入力
部２１からの命令フェッチ用アドレスとタグ・メモリ２
６（後述）からの比較用アドレスを比較し、命令キャッ
シュにヒットしたか否かを判定する機能を有している。 タグ・メモリ２６は、ランダムアクセスメモリ（ＲＡＭ
）で構成され、命令キャッシュの比較用アドレス（タグ
）を保持するためのものである。 【００２２】命令プリデコーダ２７は、キャッシュ・ミ
スヒット時には命令データ入力部２３からの命令データ
をプリデコードし、キャッシュ・ヒット時には入出力バ
ッファ２８からのプリデコード情報が当該命令データに
対して正当な値であるか否かを検査した結果（つまりプ
リデコード結果）を出力する機能を有している。入出力
バッファ２８は、アドレス比較部２５からキャッシュ・
ミスヒットが通知された時に、命令データ入力部２３か
ら命令データを受け取ると共に、命令プリデコーダ２７
からプリデコード結果を受け取り、該命令データおよび
プリデコード結果をデータ・メモリ２９（後述）内の指
定されたアドレスに書き込む機能を有している。また入
出力バッファ２８は、アドレス比較部２５からキャッシ
ュ・ヒットが通知された時に、データ・メモリ２９から
の命令データおよびプリデコード情報を命令データ出力
部２４に出力する機能を有している。さらに入出力バッ
ファ２８は、命令プリデコーダ２７からのプリデコード
情報書換え指示に基づき、データ・メモリ２９内の指定
されたアドレスに書き込まれている当該プリデコード情
報の書換えを行う機能も有している。 【００２３】データ・メモリ２９は、ＲＡＭで構成され
、命令キャッシュの命令データと該命令データに対応す
るプリデコード情報を保持するためのものである。命令
プリデコード結果の一例が表１に示される。 【００２４】 【表１】 【００２５】プリデコード結果は、命令長単位毎に生成
され、対応する命令データと共に、データ・メモリ２９
にストアされる。また、プリデコード結果は、命令先頭
を指示する命令データから命令終了を指示する命令デー
タまでが一つの命令として処理されることを示す。一命
令長単位の命令には、命令先頭且つ命令終了の命令プリ
デコード結果が付与される。 【００２６】ラップ・アラウンドしてデータ・ブロック
毎にロードを行うような場合、つまり命令先頭を判断で
きないような場合には、プリデコードされていないこと
を指示する情報が付与される。上述した本実施例の構成
によれば、キャッシュ・ミスヒット時には入出力バッフ
ァ２８を介してデータ・メモリ２９内の指定アドレスに
、命令データ入力部２３からの命令データと命令プリデ
コーダ２７からのプリデコード結果が格納されるように
なっており、一方、キャッシュ・ヒット時にはデータ・
メモリ２９からの命令データとプリデコード情報が入出
力バッファ２８および命令データ出力部２４を介してＣ
ＰＵ１０に供給されるようになっている。従って、ＣＰ
Ｕ１０では命令プリデコードのオーバーヘッド無しでデ
ータ・メモリ２９からのプリデコード情報を使用するこ
とができ、それによって２命令同時デコード等の命令デ
コードの高速化を図ることができる。 【００２７】また、入出力バッファ２８を介してデータ
・メモリ２９から出力されるプリデコード情報の正当性
（有効／無効）を命令プリデコーダ２７において検査し
、検査結果に基づき無効の場合には、命令プリデコーダ
２７からの指示により入出力バッファ２８においてその
無効な情報を正しい情報に書き換えるようにしているの
で、２度目以降の命令フェッチ時にプリデコードをし直
すオーバーヘッドを無くすことが可能となる。つまり、
データ・メモリ２９からのプリデコード情報が無効であ
った場合にはプリデコードをし直すための時間が必要と
なるが、プリデコードをし直さなければならないのは最
初の命令フェッチ時だけであるので、キャッシュ・ミス
ヒット時の場合（つまり主記憶装置１１から命令データ
を転送する場合）に比較すれば、時間的には無視できる
程度である。 【００２８】 【発明の効果】以上説明したように本発明によれば、キ
ャッシュ・ヒット時に命令データとプリデコード情報を
同時にＣＰＵに供給することができるので、２命令同時
デコード等の命令デコードの高速化が可能になる。また
、命令キャッシュに登録された未プリデコード情報の書
き換えを行い、ラップ・アラウンドしてデータ・ブロッ
ク毎にロードする場合には、未プリデコード情報が命令
キャッシュに登録されることに起因する性能の低下を防
ぐことができるので、ＣＰＵの性能向上に寄与するとこ
ろが大きい。
央処理装置（ＣＰＵ）に接続されたキャッシュメモリに
係り、特に、プリデコード情報を付加したキャッシュメ
モリと該キャッシュメモリを備えたシステムおよび該シ
ステムにおける命令のデコード方式に関する。 【０００２】 【従来の技術】現在、高速演算処理を行う多くのＣＰＵ
が開発されているが、さらに演算処理を高速に行うこと
が要求されている。そのためには、該ＣＰＵに接続され
るキャッシュメモリの動作もそれに応じた高速処理が要
求される。演算処理の高速化のための１つの方法として
、動作クロックを高周波化することが挙げられるが、周
辺回路をＴＴＬで構成するためには限界がある。 【０００３】また、他の方法として、複数命令を同時に
実行し、１サイクルで実行する命令を多くすることによ
り、演算処理を高速化することが考えられる。例えば、
命令が固定長であるＣＰＵでは、１つの命令に続く次の
命令の位置が固定化されているため、２命令分の長さの
コードをデコードすることにより、２命令の同時実行が
容易に実現できる。 【０００４】しかしながら、ＴＲＯＮ（Ｔｈｅ Ｒｅａ
ｌ ｔｉｍｅ Ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ Ｎ
ｕｃｌｅｕｓ）仕様のように命令が可変長であるＣＰＵ
では、後続の命令の位置が変動するため、何らかの方法
で後続命令の位置を特定できなければ、２命令を同時に
実行することは不可能である。 【０００５】 【発明が解決しようとする課題】上述したように、従来
は、ＴＲＯＮ仕様のように命令が可変長であるＣＰＵで
は２命令（複数命令）を同時に実行することができず、
そのために演算処理を高速化できないという問題があっ
た。これに対処するために、種々の方式が提案されてい
る。 【０００６】図３に従来形の一例としてのキャッシュメ
モリの構成が示される。図示のキャッシュメモリは、Ｃ
ＰＵ３０と主記憶装置３１との間で命令アドレスおよび
命令データの授受を行う命令キャッシュ３２と、該命令
キャッシュからの命令データを一時的に格納する命令レ
ジスタ３３と、該命令レジスタからの命令データをプリ
デコードする命令プリデコーダ３４と、命令レジスタ３
３からの命令データを所定時間（上記プリデコードに要
する時間に相当）格納する命令レジスタ３５と、該命令
レジスタからの命令データと命令プリデコーダ３４から
の命令プリデコード情報を解読する命令デコーダ３６と
を有している。 【０００７】この方式では、命令データをプリデコード
してその命令長を解読し、命令デコーダ３６に２命令を
同時に供給するようになっている。ところがこの方式で
は、命令データのプリデコードを行うための時間が必要
であり、しかも、命令データが可変長命令であるために
命令プリデコーダ３４も同時に２命令をプリデコードす
ることが容易でないので、命令デコーダ３６に命令を連
続して供給することができず、その結果として、演算処
理を高速に行えないという欠点がある。 【０００８】図４には従来形の他の例としてのキャッシ
ュメモリの構成が示される。この例では、キャッシュメ
モリ４０は、ＣＰＵ５０と主記憶装置５１との間に接続
され、ＣＰＵ５０からの命令アドレスを受け取る命令ア
ドレス入力部４１と、キャッシュ・ミスヒット時に上記
命令アドレスを主記憶装置５１に出力する命令アドレス
出力部４２と、主記憶装置５１からの命令データを受け
取る命令データ入力部４３と、所定の条件下で上記命令
データとそれに対応するプリデコード情報（後述）をＣ
ＰＵ５０に出力する命令データ出力部４４と、命令アド
レス入力部４１からの命令アドレスを比較用アドレスと
比較してキャッシュ・ヒット／キャッシュ・ミスヒット
を判定するアドレス比較部４５と、命令データ入力部４
３からの命令データをプリデコードする命令プリデコー
ダ４６と、該プリデコード情報を当該命令データと共に
格納し、アドレス比較部４５の判定結果に応じて命令デ
ータおよびプリデコード情報を命令データ出力部４４に
適宜送出するデータ記憶部４７とを有している。 【０００９】この方式では、プリデコードした命令長の
情報を命令データと共にデータ記憶部４７にストアする
ようになっている。そのため、キャッシュ・ヒット時に
は当該命令データとプリデコード情報を同時にＣＰＵ５
０に供給することができるので、該ＣＰＵによる２命令
同時デコードが可能となる利点がある。しかしながら、
命令キャッシュ（データ記憶部４７）への登録において
命令キャッシュの１ブロックの範囲をラップ・アラウン
ドしてアクセスする場合には、当該ブロックの先頭部分
が命令の切れ目であるかどうかは判らないので、常に有
効なプリデコード情報をストアすることができないとい
う欠点がある。このようなケースは、例えば分岐処理に
基づいてデータ・ブロックの途中からアクセスを開始す
るような場合に生じる。また、命令キャッシュにヒット
した場合でも、プリデコード情報が無効ならば、命令デ
ータをプリデコードし直さなければならないので（つま
り、命令の再プリデコード）、プリデコード情報を命令
データと共にデータ記憶部４７にストアすることによっ
て得られる効果（２命令同時デコード）は著しく低下す
ることになり、好ましくない。 【００１０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、２命令同時デコード等の命令デ
コードの高速化に寄与することができるキャッシュメモ
リを提供することを目的としている。また、本発明の他
の目的は、上記キャッシュメモリを備えたシステムと該
システムにおける命令のデコード方式を提供することに
ある。 【００１１】 【課題を解決するための手段】図１に本発明のキャッシ
ュメモリの原理構成が示される。本発明の基本的形態に
よるキャッシュメモリ３は、主記憶装置２からの命令デ
ータＡを一時的にストアしてＣＰＵ１に供給するもので
あって、前記命令データのデコードを補助するためのプ
リデコード情報Ｂを生成する手段４と、該プリデコード
情報を前記命令データと共にストアする記憶手段５と、
キャッシュ・ヒット時に前記記憶手段から命令データと
共に出力されるプリデコード情報を検査する手段６と、
該検査されたプリデコード情報が無効または不正な値で
あった場合に前記記憶手段のプリデコード情報を正当な
値に書き換える手段７と、前記検査されたプリデコード
情報が無効または不正な値であった場合に当該プリデコ
ード情報が無効であったことを前記中央処理装置に通知
する無効通知手段８とを具備することを特徴としている
。 【００１２】この場合、上記キャッシュメモリの一変形
形態として、上記検査されたプリデコード情報が無効ま
たは不正な値であった場合に、再プリデコードしたプリ
デコード情報をＣＰＵ１に出力する手段８ａ（破線表示
）を、上記無効通知手段８の代わりに具備してもよい。 また、他の変形形態として、上記検査されたプリデコー
ド情報が無効または不正な値であった場合に、ＣＰＵ１
に出力されるプリデコード情報を正当な値に書き換える
手段８ｂ（破線表示）を、上記無効通知手段８の代わり
に具備してもよい。 【００１３】さらに、別の変形形態としてのキャッシュ
メモリ３ａにおいては、上記プリデコード情報を生成す
る機能と、キャッシュ・ヒット時に記憶手段５から命令
データと共に出力されるプリデコード情報を検査する機
能とを併せ持つ手段９（一点鎖線表示）を具備してもよ
い。この場合、ＣＰＵ１、プリデコード情報生成手段お
よび検査手段９は、１チップ・マイクロプロセッサとし
て形成してもよいし、あるいは、それぞれ別のＩＣチッ
プとして形成してもよい。 【００１４】また、本発明の他の形態によれば、主記憶
装置からの命令データを一時的にストアしてＣＰＵに供
給するキャッシュメモリを備えたシステムにおいて、前
記命令データをプリデコードしたプリデコード情報を該
命令データと共に前記キャッシュメモリにストアし、キ
ャッシュ・ヒット時に前記命令データおよびプリデコー
ド情報を前記ＣＰＵに転送すると共に当該命令データの
デコードを行い、該プリデコード情報が無効であった場
合に、当該プリデコード情報を使用した命令デコード動
作とその後の命令実行動作をキャンセルし、当該命令デ
ータをデコードし直すようにしたことを特徴とする命令
デコード方式が提供される。 【００１５】上述した本発明の各形態は、可変長命令を
処理するＣＰＵを備えたシステムに適用されてもよい。 この場合には、上記プリデコード情報の代わりに該可変
長命令の命令長情報が適宜処理される。 【００１６】 【作用】上述した構成によれば、命令データＡがプリデ
コード情報Ｂと共に記憶手段５に格納され、キャッシュ
・ヒット時には該記憶手段からの命令データとプリデコ
ード情報がＣＰＵ１に伝達されるようになっているので
、該ＣＰＵでは命令プリデコードのオーバーヘッド無し
で当該プリデコード情報を使用することができ、それに
よって２命令同時デコード等の命令デコードの高速化を
図ることが可能となる。 【００１７】また、記憶手段５から出力されるプリデコ
ード情報の有効／無効を検査手段６において検査し、無
効であれば書き換え手段７においてその無効な情報を正
当な値に書き換えるようにしているので、２度目以降の
命令フェッチ時にはオーバーヘッドを無くすことができ
る。従って、記憶手段５への登録の際にラップ・アラウ
ンドしてデータ・ブロック毎にロードする場合でも、常
に有効なプリデコード情報をストアすることができるの
で、未プリデコード情報が記憶手段５に登録された場合
に起こり得る性能の低下を防ぐことができる。これは、
ＣＰＵの性能向上に寄与するものである。 【００１８】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。 【００１９】 【実施例】図２に本発明の一実施例としてのキャッシュ
メモリ（命令キャッシュ）の構成が示される。図中、１
０はＣＰＵ、１１は命令およびデータを格納する主記憶
装置、２０はＣＰＵ１０と主記憶装置１１の間で命令デ
ータおよび命令アドレスの授受を行うキャッシュメモリ
を示す。 【００２０】本実施例のキャッシュメモリ２０において
、２１はＣＰＵ１０からの命令フェッチ用アドレスを受
け取る命令アドレス入力部、２２はアドレス比較部２５
（後述）からキャッシュ・ミスヒットが通知された時に
上記命令フェッチ用アドレスを主記憶装置１１に出力す
る命令アドレス出力部、２３は主記憶装置１１からの命
令データを受け取る命令データ入力部、２４は命令デー
タ出力部を示す。この命令データ出力部２４は、キャッ
シュ・ミスヒット時には命令データ入力部２３からの命
令データと命令プリデコーダ２７（後述）からのプリデ
コード結果をＣＰＵ１０に転送し、キャッシュ・ヒット
時には入出力バッファ２８（後述）からの命令データお
よびプリデコード情報をＣＰＵ１０に転送する。さらに
命令データ出力部２４は、命令プリデコーダ２７からの
プリデコード結果が「無効」を指示している場合には、
当該プリデコード情報が無効であったことをＣＰＵ１０
に通知すると共に、入出力バッファ２８からの訂正され
たプリデコード情報をＣＰＵ１０に転送する。 【００２１】アドレス比較部２５は、命令アドレス入力
部２１からの命令フェッチ用アドレスとタグ・メモリ２
６（後述）からの比較用アドレスを比較し、命令キャッ
シュにヒットしたか否かを判定する機能を有している。 タグ・メモリ２６は、ランダムアクセスメモリ（ＲＡＭ
）で構成され、命令キャッシュの比較用アドレス（タグ
）を保持するためのものである。 【００２２】命令プリデコーダ２７は、キャッシュ・ミ
スヒット時には命令データ入力部２３からの命令データ
をプリデコードし、キャッシュ・ヒット時には入出力バ
ッファ２８からのプリデコード情報が当該命令データに
対して正当な値であるか否かを検査した結果（つまりプ
リデコード結果）を出力する機能を有している。入出力
バッファ２８は、アドレス比較部２５からキャッシュ・
ミスヒットが通知された時に、命令データ入力部２３か
ら命令データを受け取ると共に、命令プリデコーダ２７
からプリデコード結果を受け取り、該命令データおよび
プリデコード結果をデータ・メモリ２９（後述）内の指
定されたアドレスに書き込む機能を有している。また入
出力バッファ２８は、アドレス比較部２５からキャッシ
ュ・ヒットが通知された時に、データ・メモリ２９から
の命令データおよびプリデコード情報を命令データ出力
部２４に出力する機能を有している。さらに入出力バッ
ファ２８は、命令プリデコーダ２７からのプリデコード
情報書換え指示に基づき、データ・メモリ２９内の指定
されたアドレスに書き込まれている当該プリデコード情
報の書換えを行う機能も有している。 【００２３】データ・メモリ２９は、ＲＡＭで構成され
、命令キャッシュの命令データと該命令データに対応す
るプリデコード情報を保持するためのものである。命令
プリデコード結果の一例が表１に示される。 【００２４】 【表１】 【００２５】プリデコード結果は、命令長単位毎に生成
され、対応する命令データと共に、データ・メモリ２９
にストアされる。また、プリデコード結果は、命令先頭
を指示する命令データから命令終了を指示する命令デー
タまでが一つの命令として処理されることを示す。一命
令長単位の命令には、命令先頭且つ命令終了の命令プリ
デコード結果が付与される。 【００２６】ラップ・アラウンドしてデータ・ブロック
毎にロードを行うような場合、つまり命令先頭を判断で
きないような場合には、プリデコードされていないこと
を指示する情報が付与される。上述した本実施例の構成
によれば、キャッシュ・ミスヒット時には入出力バッフ
ァ２８を介してデータ・メモリ２９内の指定アドレスに
、命令データ入力部２３からの命令データと命令プリデ
コーダ２７からのプリデコード結果が格納されるように
なっており、一方、キャッシュ・ヒット時にはデータ・
メモリ２９からの命令データとプリデコード情報が入出
力バッファ２８および命令データ出力部２４を介してＣ
ＰＵ１０に供給されるようになっている。従って、ＣＰ
Ｕ１０では命令プリデコードのオーバーヘッド無しでデ
ータ・メモリ２９からのプリデコード情報を使用するこ
とができ、それによって２命令同時デコード等の命令デ
コードの高速化を図ることができる。 【００２７】また、入出力バッファ２８を介してデータ
・メモリ２９から出力されるプリデコード情報の正当性
（有効／無効）を命令プリデコーダ２７において検査し
、検査結果に基づき無効の場合には、命令プリデコーダ
２７からの指示により入出力バッファ２８においてその
無効な情報を正しい情報に書き換えるようにしているの
で、２度目以降の命令フェッチ時にプリデコードをし直
すオーバーヘッドを無くすことが可能となる。つまり、
データ・メモリ２９からのプリデコード情報が無効であ
った場合にはプリデコードをし直すための時間が必要と
なるが、プリデコードをし直さなければならないのは最
初の命令フェッチ時だけであるので、キャッシュ・ミス
ヒット時の場合（つまり主記憶装置１１から命令データ
を転送する場合）に比較すれば、時間的には無視できる
程度である。 【００２８】 【発明の効果】以上説明したように本発明によれば、キ
ャッシュ・ヒット時に命令データとプリデコード情報を
同時にＣＰＵに供給することができるので、２命令同時
デコード等の命令デコードの高速化が可能になる。また
、命令キャッシュに登録された未プリデコード情報の書
き換えを行い、ラップ・アラウンドしてデータ・ブロッ
ク毎にロードする場合には、未プリデコード情報が命令
キャッシュに登録されることに起因する性能の低下を防
ぐことができるので、ＣＰＵの性能向上に寄与するとこ
ろが大きい。
【図１】本発明のキャッシュメモリの原理ブロック図で
ある。
ある。
【図２】本発明の一実施例としてのキャッシュメモリの
ブロック構成図である。
ブロック構成図である。
【図３】従来形の一例としてのキャッシュメモリのブロ
ック構成図である。
ック構成図である。
【図４】従来形の他の例としてのキャッシュメモリのブ
ロック構成図である。
ロック構成図である。
１…中央処理装置（ＣＰＵ）
２…主記憶装置
３、３ａ…キャッシュメモリ
４…プリデコード情報生成手段
５…（プリデコード情報と命令データの）記憶手段６…
（プリデコード情報の）検査手段 ７…プリデコード情報書き換え手段 ８…プリデコード情報無効通知手段 ９…プリデコード情報生成および検査手段８ａ…再プリ
デコード情報出力手段 ８ｂ…プリデコード情報書き換え手段 Ａ…命令データ Ｂ…プリデコード情報
（プリデコード情報の）検査手段 ７…プリデコード情報書き換え手段 ８…プリデコード情報無効通知手段 ９…プリデコード情報生成および検査手段８ａ…再プリ
デコード情報出力手段 ８ｂ…プリデコード情報書き換え手段 Ａ…命令データ Ｂ…プリデコード情報
Claims (10)
- 【請求項１】 主記憶装置（２） からの命令データ
（Ａ） を一時的にストアして中央処理装置（１） に
供給するキャッシュメモリ（３） であって、前記命令
データのデコードを補助するためのプリデコード情報（
Ｂ） を生成する手段（４） と、該プリデコード情報
を前記命令データと共にストアする記憶手段（５） と
、キャッシュ・ヒット時に前記記憶手段から命令データ
と共に出力されるプリデコード情報を検査する手段（６
） と、該検査されたプリデコード情報が無効または不
正な値であった場合に前記記憶手段のプリデコード情報
を正当な値に書き換える手段（７） と、前記検査され
たプリデコード情報が無効または不正な値であった場合
に当該プリデコード情報が無効であったことを前記中央
処理装置に通知する無効通知手段（８） とを具備する
ことを特徴とするキャッシュメモリ。 - 【請求項２】 請求項１に記載のキャッシュメモリに
おいて、前記検査されたプリデコード情報が無効または
不正な値であった場合に、再プリデコードしたプリデコ
ード情報を前記中央処理装置に出力する手段（８ａ）を
、前記無効通知手段の代わりに具備することを特徴とす
るキャッシュメモリ。 - 【請求項３】 請求項１に記載のキャッシュメモリに
おいて、前記検査されたプリデコード情報が無効または
不正な値であった場合に、前記中央処理装置に出力され
るプリデコード情報を正当な値に書き換える手段（８ｂ
）を、前記無効通知手段の代わりに具備することを特徴
とするキャッシュメモリ。 - 【請求項４】 請求項１〜３のいずれかに記載のキャ
ッシュメモリを備えたシステムであって、前記中央処理
装置は可変長命令を処理するものであり、前記プリデコ
ード情報の代わりに該可変長命令の命令長情報を処理す
るようにしたことを特徴とするシステム。 - 【請求項５】 主記憶装置（２） からの命令データ
（Ａ） を一時的にストアして中央処理装置（１） に
供給するキャッシュメモリ（３ａ）であって、前記命令
データのデコードを補助するためのプリデコード情報（
Ｂ） を該命令データと共にストアする記憶手段（５）
と、前記プリデコード情報を生成すると共に、キャッ
シュ・ヒット時に前記記憶手段から命令データと共に出
力されるプリデコード情報を検査する手段（９） と、
該検査されたプリデコード情報が無効または不正な値で
あった場合に前記記憶手段のプリデコード情報を正当な
値に書き換える手段（７） と、前記検査されたプリデ
コード情報が無効または不正な値であった場合に当該プ
リデコード情報が無効であったことを前記中央処理装置
に通知する無効通知手段（８） とを具備することを特
徴とするキャッシュメモリ。 - 【請求項６】 請求項５に記載のキャッシュメモリに
おいて、前記検査されたプリデコード情報が無効または
不正な値であった場合に、再プリデコードしたプリデコ
ード情報を前記中央処理装置に出力する手段（８ａ）を
、前記無効通知手段の代わりに具備することを特徴とす
るキャッシュメモリ。 - 【請求項７】 請求項５に記載のキャッシュメモリに
おいて、前記検査されたプリデコード情報が無効または
不正な値であった場合に、前記中央処理装置に出力され
るプリデコード情報を正当な値に書き換える手段（８ｂ
）を、前記無効通知手段の代わりに具備することを特徴
とするキャッシュメモリ。 - 【請求項８】 請求項５〜７のいずれかに記載のキャ
ッシュメモリを備えたシステムであって、前記中央処理
装置は可変長命令を処理するものであり、前記プリデコ
ード情報の代わりに該可変長命令の命令長情報を処理す
るようにしたことを特徴とするシステム。 - 【請求項９】 主記憶装置からの命令データを一時的
にストアして中央処理装置に供給するキャッシュメモリ
を備えたシステムにおいて、前記命令データをプリデコ
ードしたプリデコード情報を該命令データと共に前記キ
ャッシュメモリにストアし、キャッシュ・ヒット時に前
記命令データおよびプリデコード情報を前記中央処理装
置に転送すると共に当該命令データのデコードを行い、
該プリデコード情報が無効であった場合に、当該プリデ
コード情報を使用した命令デコード動作とその後の命令
実行動作をキャンセルし、当該命令データをデコードし
直すようにしたことを特徴とする命令デコード方式。 - 【請求項１０】 可変長命令を処理する中央処理装置
に対し主記憶装置からの命令データを一時的にストアし
て供給するキャッシュメモリを備えたシステムにおいて
、前記可変長命令をプリデコードした命令長情報を該可
変長命令と共に前記キャッシュメモリにストアし、キャ
ッシュ・ヒット時に前記可変長命令および命令長情報を
前記中央処理装置に転送すると共に複数命令の同時デコ
ードを行い、該命令長情報が無効であった場合に、当該
命令長情報を使用した命令デコード動作とその後の命令
実行動作をキャンセルし、当該可変長命令をデコードし
直すようにしたことを特徴とする命令デコード方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019849A JPH04257948A (ja) | 1991-02-13 | 1991-02-13 | キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式 |
| DE69231011T DE69231011T2 (de) | 1991-02-08 | 1992-02-06 | Cachespeicher zur Verarbeitung von Befehlsdaten und Datenprozessor mit demselben |
| EP92301024A EP0498654B1 (en) | 1991-02-08 | 1992-02-06 | Cache memory processing instruction data and data processor including the same |
| KR1019920001755A KR960011279B1 (ko) | 1991-02-08 | 1992-02-07 | 데이타 처리 캐시메모리 및 이를 장착한 데이타 프로세서 |
| US07/833,412 US5488710A (en) | 1991-02-08 | 1992-02-10 | Cache memory and data processor including instruction length decoding circuitry for simultaneously decoding a plurality of variable length instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019849A JPH04257948A (ja) | 1991-02-13 | 1991-02-13 | キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257948A true JPH04257948A (ja) | 1992-09-14 |
Family
ID=12010698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019849A Withdrawn JPH04257948A (ja) | 1991-02-08 | 1991-02-13 | キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257948A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521141A (ja) * | 2004-11-22 | 2008-06-19 | クゥアルコム・インコーポレイテッド | 分岐訂正によるプリデコードのエラー処理 |
| JP2008532187A (ja) * | 2005-03-04 | 2008-08-14 | クゥアルコム・インコーポレイテッド | 既知プロセッサ状態に基づいてキャッシュビットを選択的にイネーブルにするパワーセービング方法および装置 |
| JP2011503719A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
-
1991
- 1991-02-13 JP JP3019849A patent/JPH04257948A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521141A (ja) * | 2004-11-22 | 2008-06-19 | クゥアルコム・インコーポレイテッド | 分岐訂正によるプリデコードのエラー処理 |
| JP2008532187A (ja) * | 2005-03-04 | 2008-08-14 | クゥアルコム・インコーポレイテッド | 既知プロセッサ状態に基づいてキャッシュビットを選択的にイネーブルにするパワーセービング方法および装置 |
| JP2011503719A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
| JP2014044731A (ja) * | 2007-11-02 | 2014-03-13 | Qualcomm Incorporated | 命令キャッシュ・ラインにまたがる命令のためのプレデコード修復キャッシュ |
| US8898437B2 (en) | 2007-11-02 | 2014-11-25 | Qualcomm Incorporated | Predecode repair cache for instructions that cross an instruction cache line |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960011279B1 (ko) | 데이타 처리 캐시메모리 및 이를 장착한 데이타 프로세서 | |
| US9361110B2 (en) | Cache-based pipline control method and system with non-prediction branch processing using a track table containing program information from both paths of a branch instruction | |
| US6339822B1 (en) | Using padded instructions in a block-oriented cache | |
| US5941980A (en) | Apparatus and method for parallel decoding of variable-length instructions in a superscalar pipelined data processing system | |
| JP5313228B2 (ja) | 適切なプレデコーディングにより可変長命令セットから命令をプレロードするシステム、方法およびソフトウェア | |
| US6321326B1 (en) | Prefetch instruction specifying destination functional unit and read/write access mode | |
| JP5248313B2 (ja) | 複数の状態のプロセッサのための命令のキャッシング | |
| US20020004897A1 (en) | Data processing apparatus for executing multiple instruction sets | |
| US5509137A (en) | Store processing method in a pipelined cache memory | |
| KR920006275B1 (ko) | 데이타 처리 장치 | |
| US8347067B2 (en) | Instruction pre-decoding of multiple instruction sets | |
| US7568070B2 (en) | Instruction cache having fixed number of variable length instructions | |
| US5394558A (en) | Data processor having an execution unit controlled by an instruction decoder and a microprogram ROM | |
| JPH10232776A (ja) | 複合分岐予測およびキャッシュ先取りをするマイクロプロセッサ | |
| JP3729545B2 (ja) | キャッシュメモリへのアクセス | |
| US20090063822A1 (en) | Microprocessor | |
| JP3867427B2 (ja) | プロセッサ装置および集積回路 | |
| JPH04257948A (ja) | キャッシュメモリ、該キャッシュメモリを備えたシステムおよび該システムにおける命令デコード方式 | |
| US7908463B2 (en) | Immediate and displacement extraction and decode mechanism | |
| JP3394854B2 (ja) | 無条件ジャンプ命令処理方法並びにそのための無条件ジャンプ命令処理装置及び汎用レジスタ | |
| KR20000010200A (ko) | 명령어 디코딩 경로를 줄인 명령어 디코딩 장치 | |
| JP2000357090A (ja) | マイクロコンピュータおよびキャッシュ制御方法 | |
| KR100240590B1 (ko) | 슈퍼스칼라 마이크로프로세서를 위한 명령어 디코딩 장치 및 그 방법 | |
| JP2902847B2 (ja) | 自己変更コード実行方式 | |
| KR100407452B1 (ko) | 다중명령집합을 실행하기 위한 데이터처리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |