KR920015202A - 이중포트 기억 장치의 제어 로직 회로 - Google Patents

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KR920015202A
KR920015202A KR1019910001151A KR910001151A KR920015202A KR 920015202 A KR920015202 A KR 920015202A KR 1019910001151 A KR1019910001151 A KR 1019910001151A KR 910001151 A KR910001151 A KR 910001151A KR 920015202 A KR920015202 A KR 920015202A
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KR
South Korea
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port memory
dual port
latch
signal
logic circuit
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KR1019910001151A
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English (en)
Inventor
이상웅
Original Assignee
이만용
금성정보통신 주식회사
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이중포트 기억 장치의 제어 로직 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 이중포트 기억장치의 상세 제어 로직회로도.

Claims (1)

  1. 퍼스컴과 입출력 카드의 각 중앙처리장치 (1)(2)와, 이중 포트 메모리 조정을 위한 조정로직부(3)와, 이중포트 메모리 램(13)의 칩선택을 위한 디코더(4)(5)와, 데이타 라인 선택을 위한 버퍼(11)(12)와, 어드레스 라인플렉싱을 위한 멀티플렉스(1)로 된 이중포트 기어장치의 제어로직회로에 있어서, 앤드게이트(AND1)및 낸드게이트(NAND1)로 구성되어 퍼스컴 중앙처리장치(2)의 입출력 기록 및 판독신호(PCIOW, PCIOR)에 따라 래치인 에이블 신호를 생성시키는 가능신호 생성로직부(6)의 출력에 따라 윈도우 선택을 위해 어드레스 신호를 생성시키는 래치(7)와, 상기 래치(7)를 통해 래치된 데이타를 이중포트 메모리 램(13)의 칩선택 신호() 및 어드레스(A13)(A14)신호로 생성시키는 3상태 버퍼(8)(9)를 구비하여서 된 것을 특징으로 하는 이중포트 메모리 장치의 제어 로직 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910001151A 1991-01-24 1991-01-24 이중포트 기억 장치의 제어 로직 회로 KR920015202A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344217B1 (ko) * 2000-07-04 2002-07-20 주식회사 케이이씨메카트로닉스 듀얼포트 메모리를 이용한 통신 인터페이스회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344217B1 (ko) * 2000-07-04 2002-07-20 주식회사 케이이씨메카트로닉스 듀얼포트 메모리를 이용한 통신 인터페이스회로

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