KR930003151A - Sram의 메모리 코아회로 - Google Patents

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KR930003151A
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한광마
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정몽헌
현대전자산업 주식회사
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

SRAM의 메모리 코아회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 메모리 코아회로의 구성도,
제3도(가), (나)는 본 발명에 의한 Y-디코더의 회로도.

Claims (2)

  1. 데이타가 전달되는 데이터 버스선(DB,), X-디코더에 연결된 워드선(Word Line), Y-디코더에 의해 선택되는 비트선(BIT,), 상기 워드선과 비트선(BIT,)에 연결된 메모리 셀어레이(11)로 구성된 SRAM의 메모리 코아회로에 있어서, 상기 Y-디코더의 출력(y)과 쓰기 인에이블 신호()를 입력으로 하는 제1부정 논리곱수단(16), 상기 Y-디코더의 출력(Y)과 반전된 쓰기 인에이블신호()를 입력으로 하는 제2부정 논리곱수단(14), 상기 제1부정 논리곱수단(16)의 출력()을 게이트 입력으로 하고 상기 비트선(BIT,)과 전원(Vdd)에 연결된 n채널 MOSFET(Q11, Q12)로 구성된 풀업수단 (12) , 및 상기 제1부정 논리곱수단(16)의 반전출력(Yw)을 게이트 입력으로 하고 상기 비트선(BIT,)과 데이타 버스선(DB,)에 연결된 n채널 MOSFET(Q13, Q14)와 상기 제2부정 논리곱수단(14)의 출력(Yr)을 게이트 입력으로 하고 상기 비트선(BIT,)과 데이타 버스선(DB,)에 연결된 p채널 MOSFET(Q15, Q16)로 구성된 Y-전송 게이트수단(13)을 더 포함하여 구성되는 것을 특징으로 하는 메모리 코아회로.
  2. 제1항에 있어서, 상기 풀업수단(12)은 상기 제1부정 논리곱수단(16)의 반전출력(Yw)을 게이트 입력으로 하고 상기 비트선(BIT,)과 전원(Vdd)에 연결된 P채널 MOSFET로 구성되는 것을 특징으로 하는 메모리 코아회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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