KR900002191A - 버퍼 메모리 듀플렉싱 제어 회로 - Google Patents

버퍼 메모리 듀플렉싱 제어 회로 Download PDF

Info

Publication number
KR900002191A
KR900002191A KR1019880009760A KR880009760A KR900002191A KR 900002191 A KR900002191 A KR 900002191A KR 1019880009760 A KR1019880009760 A KR 1019880009760A KR 880009760 A KR880009760 A KR 880009760A KR 900002191 A KR900002191 A KR 900002191A
Authority
KR
South Korea
Prior art keywords
memory
dsp
output
address data
state
Prior art date
Application number
KR1019880009760A
Other languages
English (en)
Inventor
조문형
Original Assignee
최근선
주식회사 금성사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 최근선, 주식회사 금성사 filed Critical 최근선
Priority to KR1019880009760A priority Critical patent/KR900002191A/ko
Publication of KR900002191A publication Critical patent/KR900002191A/ko

Links

Landscapes

  • Bidirectional Digital Transmission (AREA)

Abstract

내용 없음

Description

버퍼 메모리 듀플렉싱 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로도.

Claims (1)

  1. 출력 슬롯트(1)와 DSP(2) 및 메모리 (9)(10)와 3상태 버퍼(12~15)등을 포함하는 컴퓨터에 있어서, 출력 슬롯트(1)의 어드레스 데이타(AD)와 DSP(2)의 어드레스 데이타(AD)는 각각 3상태 버퍼(3)(4)에 의해 오아게이트(OG1)에 입력되어 3상태 버퍼(6)(8)에 입력되고, 외부 신호 Buf1Buf2에 의해 액티브 되는 3상태버퍼(6)(8)로부터 출력되는 어드레스 데이타는 출력 슬롯트(1) 및 DSP(2)의 MR 신호와 MW 신호를 각각 조합하는 낸드게이트(NA1)(NA2)의 출력에 의해 제어되는 라인 셀렉터(7)(9)에 상위 9비트나 하위 9비트가 선택되어 메모리(10)(11)의 번지를 지정하게 되며, 디코딩된 DSP(2)의 어드레스 데이타(AD)를 클럭 신호로 받는 플립플롭(F1)의 출력에 의해 상기 3상태 버퍼(3)(4) 및 3상태 버퍼 (14)(15)가 교대로 액티브되어 3상태 버퍼 (14)(15)가 출력슬롯트(1)나 DSP(2)의 데이타 라인에 연결되도록 하여 메모리 억세스 타임을 줄이고 메인 메모리의 영역을 충분히 활용하도록 한 것을 특징으로 하는 버퍼 메모리 듀플렉싱 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880009760A 1988-07-30 1988-07-30 버퍼 메모리 듀플렉싱 제어 회로 KR900002191A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019880009760A KR900002191A (ko) 1988-07-30 1988-07-30 버퍼 메모리 듀플렉싱 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019880009760A KR900002191A (ko) 1988-07-30 1988-07-30 버퍼 메모리 듀플렉싱 제어 회로

Publications (1)

Publication Number Publication Date
KR900002191A true KR900002191A (ko) 1990-02-28

Family

ID=68137632

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880009760A KR900002191A (ko) 1988-07-30 1988-07-30 버퍼 메모리 듀플렉싱 제어 회로

Country Status (1)

Country Link
KR (1) KR900002191A (ko)

Similar Documents

Publication Publication Date Title
KR850007154A (ko) Lsi메모리회로
KR900015008A (ko) 데이터 프로세서
KR900002191A (ko) 버퍼 메모리 듀플렉싱 제어 회로
KR880011656A (ko) 레지스터 회로
KR920015202A (ko) 이중포트 기억 장치의 제어 로직 회로
KR970000140Y1 (ko) Rtc 인터페이스 회로
KR0146201B1 (ko) 데이타 입출력 제어 회로
KR930001217A (ko) 반도체 기억장치
KR900013514A (ko) 프로세서용 프로그램 메모리 버퍼
KR100205305B1 (ko) 페이지 모드회로
KR950033829A (ko) 메모리 칩의 정보 이용 회로
KR880008155A (ko) 엠에스엑스 컴퓨터에서 두개의 중앙처리장치가 램을 공유하는 회로
KR0162295B1 (ko) 데이타버스 확장회로
KR900003527Y1 (ko) 데이타 송수신 집적회로용 디엠에이회로
KR950009237B1 (ko) 동기식 반도체 메모리 장치의 데이타 처리방법
KR910012880A (ko) I/o 포트를 통한 메모리 팩 인터페이스 로직회로
KR870010440A (ko) Cd- rom드라이버의 인터페이싱 제어회로
KR920004978A (ko) 마이크로 프로세서의 입출력 기능을 이용한 어드레스 확장법
KR920013146A (ko) 필드버스 인터페이스보드
KR920010463A (ko) 데이터 인터페이스 회로
KR890005611A (ko) 데이타 버스를 이용하여 메모리를 어드레싱 하는 방법
KR890002761A (ko) 원 보드 메모리의 듀얼포트 제어회로
KR960042441A (ko) 아이디이(ide) 인터페이스 장치
KR880013404A (ko) 버스 콘트롤러
KR910012969A (ko) 양방향 병렬포트

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination