KR920003413A - 스텝 커버리지를 향상시키는 반도체 웨이퍼의 스텝된 표면 위에 높게 도핑된 폴리실리콘층을 증착시키는 방법 - Google Patents
스텝 커버리지를 향상시키는 반도체 웨이퍼의 스텝된 표면 위에 높게 도핑된 폴리실리콘층을 증착시키는 방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 29
- 229920005591 polysilicon Polymers 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000151 deposition Methods 0.000 title claims description 9
- 238000000137 annealing Methods 0.000 claims 11
- 239000002019 doping agent Substances 0.000 claims 8
- 238000001771 vacuum deposition Methods 0.000 claims 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 4
- 230000008021 deposition Effects 0.000 claims 4
- 229910052710 silicon Inorganic materials 0.000 claims 4
- 239000010703 silicon Substances 0.000 claims 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 229910052698 phosphorus Inorganic materials 0.000 claims 2
- 239000011574 phosphorus Substances 0.000 claims 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 229910000077 silane Inorganic materials 0.000 claims 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 반도체 웨이퍼에 뻗어있는 트랜치와 웨이퍼 표면 상에 형성된 볼록 스텝을 가진 반도체 웨이퍼의 부분 단면도,
제 3 내지 7도는 본 발명의 방법을 사용하여 제2도의 웨이퍼 상에 도핑된 및 도핑되지 않은 폴리실리콘층을 선택적으로 증착시키는 단계를 연속적으로 도시한 부분 수직 단면도.
Claims (28)
- 반도체 웨이퍼의 스텝된 표면 위에 폴리실리콘층을 형성시키는 방법에 있어서,
- a)상기 반도체 웨이퍼의 스텝된 표면 위에 도핑된 폴리실리콘을 증착시키는 단계,
- b)상기 도핑된 폴리실리콘 위에 도핑되지 않은 폴리실리콘을 증착시키는 단계, 및
- c)도핑제를 증착된 폴리실리콘층 전체에 균일하게 분해하기 위해 상기 증착된 폴리실리콘을 어닐링시키는 단계를 포함함을 특징으로 하는 방법.
- 제1항에 있어서, 상기 단계 a) 및 b)가 증착된 폴리실리콘층의 두께를 증가시키기 위해 1회 이상 반복됨을 특징으로 하는 방법.
- 제1항에 있어서, 상기 단계 a)가 약 20 내지 120초 동안 행해짐을 특징으로하는 방법.
- 제1항에 있어서, 상기 단계 a)가 약 45 내지 60초 동안 행해짐을 특징으로 하는 방법.
- 제1항에 있어서, 상기 단계 b)가 약 20 내지 90초 동안 행해짐을 특징으로 하는 방법.
- 제1항에 있어서, 상기 단계 b)가 약 45 내지 60초 동안 행해짐을 특징으로 하는 방법.
- 제1항에 있어서, 상기 반도체 웨이퍼 상에 증착된 폴리실리콘이 약 10 내지 60분 동안 약 850 내지 1000℃의 온도에서 어닐링됨을 특징으로 하는 특징.
- 제1항에 있어서, 상기 반도체 웨이퍼 상에 증착된 폴리실리콘이 코팅된 웨이퍼의 온도를 약 50℃/초 내지 100℃/초의 비율로 약 850 내지 1000℃의 어닐링온도로 상승시키고 상기 코팅된 웨이퍼를 약 10 내지 60초 동안 상기 어닐링 온도에 유지시킴으로써 급속 어닐링됨을 특징으로 하는 방법.
- 진공 증착챔버 내에서 반도체 웨이퍼의 스텝된 표면 위에, 상기 웨이퍼의 볼록부에 인접한 웨이퍼면 상의 하부를 도핑된 폴리실리콘층을 형성시키는 방법에 있어서, a)상기 스텝된 표면 상에 도핑된 폴리실리콘을 증착시키기 위해 실리콘 공급원과 도핑제 공급원을 상기 진공 증착챔버 내로 흘리는 단계, b)상기 웨이퍼 스텝된 표면상의 도핑된 폴리실리콘 위에 도핑되지 않은 폴리실리콘을 증착시키기 위해 챔버 내의 도핑제조흐름을 멈추는 단계, 및 c)상기 도핑제를 증착된 폴리실리콘 전체에 균일하게 분배하기 위해 증착된 폴리실리콘을 약 850℃이상의 온도로 어닐링시키는 단계를 포함함을 특징으로 하는 방법.
- 제9항에 있어서, 상기 실리콘 공급원을 약 100 내지 1000sccm의 비율로 3ℓ챔버 내로 흘림을 특징으로 하는 방법.
- 제10항에 있어서, 상기 실리콘 공급원이 실란 가스임을 특징으로 하는 방법.
- 제9항에 있어서, 상기 도핑제가 인임을 특징으로 하는 방법.
- 제12항에 있어서, 상기 인 도핑제가 약 1부피% PH3와 약 99부피%의 혼합물을 함유함을 특징으로 하는 방법.
- 제9항에 있어서, 상기 단계 a) 및 b)가 증착된 폴리실리콘층의 두께를 증가시키기 위해 1회 이상 반복됨을 특징으로 하는 방법.
- 제9항에 있어서, 상기 단계 a)가 약 45 내지 60초 동안 행해짐을 특징으로 하는 방법.
- 제9항에 있어서, 상기 단계 b)가 약 45 내지 60초 동안 행해짐을 특징으로 하는 방법.
- 제9항에 있어서, 상기 반도체 웨이퍼 상에 증착된 폴리실리콘이 약 10 내지 60분 동안 약 850 내지 1000℃의 온도에서 어닐링됨을 특징으로 하는 방법.
- 제9항에 있어서, 상기 반도체 웨이퍼 상에 증착된 폴리실리콘이 코팅된 웨이퍼의 온도를 약 50℃/초 내지 100℃/초의 비율로 약 850 내지 1000℃의 어닐링온도로 상승시키고 상기 코팅된 웨이퍼를 약 10 내지 60초 동안 상기 어닐링 온도에 유지시킴으로써 급속 어닐링됨을 특징으로 하는 방법.
- 제9항에 있어서, 상기 진공 증착챔버가 상기 증착단계 동안에는 약 25 내지 200 토르의 압력에 유지됨을 특징으로 하는 방법.
- 제9항에 있어서, 상기 진공 증착챔버가 상기 증착단계 동안에는 약 600 내지 700℃의 온도에 유지됨을 특징으로 하는 방법.
- 진공 증착챔버 내에서 반도체 웨이퍼의 스텝된 표면 위에, 상기 웨이퍼의 볼록부에 인접한 웨이퍼면 상의 하부를 채울 도핑된 폴리실리콘층을 형성시키는 방법에 있어서, a)상기 스텝된 표면 위에 도핑된 폴리실리콘을 증착시키기 위해 약 100 내지 1000 sccm의 흐름물로 SiH4, SiH6로 구성되는 그룹으로부터 선택한 실리콘 공급원, 및 약 200 내지 2000sccm의 비율로 PH3, B2H3, BCl3와 AsH4로 구성되는 그룹으로부터 선택한 도핑제공급원을 약 20내지 120초 동안3ℓ챔버내로 흘리는 단계, b)상기 웨이퍼의 스텝된 표면상 도핑된 폴리실리콘 위에 도핑되지 않은 폴리실리콘을 증착시키기 위해 약 20 내지 90초 동안 상기 실리콘 공급원을 챔버 내로 계속 흘리지만 챔버 내로의 도핑제 공급원의 흐름을 멈추는 단계, 및 c)상기 도핑제를 장착된 폴리실리콘 전체에 균일하게 분배시키기 위해 증착된 폴리실리콘을 약 850℃ 내지 1000℃의 온도에서 어닐링시키는 단계를 포함함을 특징으로 하는 방법.
- 제21항에 있어서, 상기 단계 a) 및 b)가 상기 스텝된 웨이퍼면 위에 증착된 폴리실리콘의 두께를 증가시키기 위해 1회 이상 방복됨을 특징으로 하는 방법.
- 제21항에 있어서, 상기 웨이퍼 상에 증착된 폴리실리콘이 약 10 내지 60분 동안 어닐링됨을 특징으로 하는 방법.
- 제21항에 있어서, 상기 웨이퍼 상에 증착된 폴리실리콘이 코팅된 웨이퍼의 온도를 약 50℃/초 내지 100℃/초 비율로 상기 어닐링 온도를 상승시키고 상기 코팅된 웨이퍼를 약 10 내지 60초동안 상기 어닐링 온도에 유지시킴으로써 금속 어닐링됨을 특징으로 하는 방법.
- ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US57228090A | 1990-07-16 | 1990-07-16 | |
US07/572,280 | 1990-07-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920003413A true KR920003413A (ko) | 1992-02-29 |
KR100239283B1 KR100239283B1 (en) | 2000-01-15 |
Family
ID=24287122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910012097A KR100239283B1 (en) | 1990-07-16 | 1991-07-16 | Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0467190B1 (ko) |
JP (1) | JP2602375B2 (ko) |
KR (1) | KR100239283B1 (ko) |
DE (1) | DE69125215T2 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0639856A1 (en) * | 1993-08-20 | 1995-02-22 | Texas Instruments Incorporated | Method of doping a polysilicon layer and semiconductor device obtained |
KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
DE69739202D1 (de) | 1997-11-14 | 2009-02-26 | St Microelectronics Srl | Verfahren zur Abscheidung von in-situ dotierten Polysilizium-Schichten |
US6905963B2 (en) | 2001-10-05 | 2005-06-14 | Hitachi Kokusai Electric, Inc. | Fabrication of B-doped silicon film by LPCVD method using BCI3 and SiH4 gases |
FI124354B (fi) | 2011-04-04 | 2014-07-15 | Okmetic Oyj | Menetelmä yhden tai useamman polykiteisen piikerroksen pinnoittamiseksi substraatille |
CN110416322A (zh) * | 2019-06-21 | 2019-11-05 | 天津爱旭太阳能科技有限公司 | 一种叠层钝化结构及其制备方法和太阳能电池 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59138332A (ja) * | 1983-01-28 | 1984-08-08 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
US4626317A (en) * | 1985-04-03 | 1986-12-02 | Advanced Micro Devices, Inc. | Method for planarizing an isolation slot in an integrated circuit structure |
US4650696A (en) * | 1985-10-01 | 1987-03-17 | Harris Corporation | Process using tungsten for multilevel metallization |
JPS6425424A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JP2706469B2 (ja) * | 1988-06-01 | 1998-01-28 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH0234917A (ja) * | 1988-07-25 | 1990-02-05 | Kokusai Electric Co Ltd | 低濃度リンドープポリシリコン膜形成法 |
JPH02165663A (ja) * | 1988-12-20 | 1990-06-26 | Sharp Corp | 半導体装置の製造方法 |
-
1991
- 1991-07-08 EP EP91111362A patent/EP0467190B1/en not_active Expired - Lifetime
- 1991-07-08 DE DE69125215T patent/DE69125215T2/de not_active Expired - Fee Related
- 1991-07-09 JP JP3168056A patent/JP2602375B2/ja not_active Expired - Fee Related
- 1991-07-16 KR KR1019910012097A patent/KR100239283B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100239283B1 (en) | 2000-01-15 |
JP2602375B2 (ja) | 1997-04-23 |
EP0467190A2 (en) | 1992-01-22 |
EP0467190B1 (en) | 1997-03-19 |
DE69125215T2 (de) | 1997-08-28 |
JPH0562904A (ja) | 1993-03-12 |
DE69125215D1 (de) | 1997-04-24 |
EP0467190A3 (en) | 1992-11-19 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
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