KR920003145A - Vga 및 모뎀(modem)제어회로 - Google Patents

Vga 및 모뎀(modem)제어회로 Download PDF

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KR920003145A
KR920003145A KR1019900010924A KR900010924A KR920003145A KR 920003145 A KR920003145 A KR 920003145A KR 1019900010924 A KR1019900010924 A KR 1019900010924A KR 900010924 A KR900010924 A KR 900010924A KR 920003145 A KR920003145 A KR 920003145A
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김성곤
장성욱
윤효섭
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정몽헌
현대전자산업 주식회사
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units

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Abstract

내용 없음

Description

VGA 및 모뎀(MODEM)제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 개략적인 구성을 나타낸 블럭도.
제2도는 본 발명의 세부 구성을 나타낸 일실시예 회로도.

Claims (6)

  1. 확장 슬롯을 통해 PC와 인터페이스되는 VGA 및 모뎀의 제어회로에 있어서;PC측의 어드레스 버스(A0~A15) 및 데이타 버스(D0~D7)와 VGA의 어드레스 버스(A0~A15)에 연결되어 있고 상기 VGA로부터의 제어신호(MADDREN*,RDLO)에 따라 구동되는 VGA버퍼수단(10), PC측의 어드레스 버스(A3~A9) 및 제어버스(AEN)에 입력단이 연결되고 출력단을 통해 모뎀으로 칩선택 신호(CS*)를 출력하는 칩선택 논리수단(30), PC측의 데이타 버스(D0~D7) 및 모뎀측의 데이타 버스(MD0~MD7)에 연결되어 있고 제어버스로 부터의 입출력 읽기 신호(IOR*)와 상기 칩선택 논리수단(30)으로 부터의 제어신호에 따라 구동되는 모뎀 버퍼수단(20), VGA 및 모뎀으로 부터 각각의 채널 준비신호(VGA RDY*, MODEM RDY*)를 입력하여 PC측으로 입출력 채널 준비신호(IO CH RDY*)를 출력하는 채널 준비 요구수단(40), 및 VGA및 모뎀으로 부터의 인터럽트 신호(INT)를 입력하여 PC측으로 인터럽트 요구신호(IRQ)를 출력하는 인터럽트 요구수단(50)으로 구성되어 VGA로직과 모뎀 로직을 동시에 콘트롤함을 특징으로 하는 VGA 및 모뎀 제어회로.
  2. 제1항에 있어서, 상기 VGA버퍼수단(10)은 PC측의 어드레스 버스(A0~A7) 및 VGA의 어드레스 버스(AD0~AD7)에 연결된 제1 어드레스 버퍼(11)와, PC측의 어드레스 버스(A8~A15)에 연결된 제2 어드레스 버퍼(12)와, PC측의 데이타 버스(D0~D7) 및 VGA의 어드레스 버스(AD0~AD7)에 연결된 데이타 버퍼(13)와, 상기 데이타 버퍼(13)의 인에이블 단자(E) 및 VGA간에 연결된 인버터(14)로 구성함을 특징으로 하는 VGA 및 모뎀 제어회로.
  3. 제1항에 있어서, 상기 칩선택 논리수단(30)은 PC측의 어드레스 버스의 일 어드레스 라인(A8)에 병렬 접속된 제1인버터(32)및 제1딥스위치(35)와, 상기 인버터(32)에 직렬 연결된 제2 딥스위치(34)와, PC측 제어버스의 일 라인(AEN)에 연결된 제2 인버터(33)와, 상기의 병렬 연결된 제1 및 제2 딥스위치(34, 35)와 PC측 어드레스 버스(A3~A7,A9) 및 상기 제2 인버터(33)에 연결된 NAND 게이트(31)로 구성됨을 특징으로 하는 VGA 및 모뎀 제어회로.
  4. 제3항에 있어서, 상기 칩선택 논리수단(30)은 상기 일 어드레스 라인(A8)의 신호를 이용해 입/출력 어드레스 맵(I/O Adress Map)의 특정 영역이 선택될때 모뎀이 동작되도록 함을 특징으로 하는 VGA및 모뎀 제어회로.
  5. 제1항에 있어서 상기 모뎀 버퍼수단은(20)은 PC측의 데이타 버스(D0~D7) 및 모뎀의 데이타 버스(MD0~MD7)에 연결된 데이타 버퍼(21)와, 상기 데이타 버퍼(21)의 콘트롤 신호 입력단에 연결된 지연소자(22,23)로 구성됨을 특징으로 하는 VGA 및 모뎀 제어회로.
  6. 제1항에 있어서, 상기 채널 준비 요구수단(40)은 VGA로 부터의 채널 준비신호(VGA RDY*) 및 모뎀으로부터의 채널 준비신호(MODEM*RDY*)를 입력하여 논리곡하고 PC측으로 입출력 채널 준비신호(IO CH RDY*)를 출력하는 AND 게이트(41), 상기 AND게이트(41)의 두 입력단에 각각 연결되어 Vcc전원을 인가하는 풀업저항(42,43)으로 구성됨을 특징으로 하는 VGA 및 모뎀 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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