KR920002580Y1 - 기억장치의 데이타 유지회로 - Google Patents

기억장치의 데이타 유지회로 Download PDF

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Abstract

내용 없음.

Description

기억장치의 데이타 유지회로
제 1a 도는 종래의 기억장치의 데이타 유지회로를 도시한 회로도
제 1b 도는 기억장치에 대한 전원 공급을 설명하기 위한 파형도.
제 2a 도는 본 고안에 따른 기억장치의 데이타 유지회로를 이용한 데이타 처리시스템의 개략적인 블럭도.
제 2b 도는 본 고안에 따른 기억장치의 데이타 유지회로를 도시한 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : SRAM 11, 21 : 전원스위칭 논리수단
13 : 칩선택 논리수단 20 : 중앙처리장치
22 : 게이트수단
본 고안의 반도체 기억장치의 데이타 유지회로에 관한 것으로, 특히, 데이타 처리장치내의 기억장치로 이용되는 씨모스 스태틱램(CMOS SRAM)에 기억된 데이타를 외부 전원 변동 및 노이즈로 부터 안정되게 유지시키는 기억장치의 데이타 유지 회로에 관한 것이다.
일반적으로 데이타 처리시스템에 사용되는 기억장치로는 다이나믹 램(DRAM), 스택틱 램(SRAM), 롬(ROM)등과 같은 여러종류의 반도체 기억장치가 사용되어 오고 있다. 여기에서 RAM은 ROM과는 달리 시스템에서 전원을 제거하면 기억시킨 데이타가 모두 소실되는 소명성(Volatile)을 갖는다. 이때문에, 특정의 응용을 위해 RAM에 기억시킨 데이타를 유지하기 위해서는 주전원이 제거되는 경우, 주전원을 대신하여, RAM의 데이타 유지를 위해 요구되는 전원을 공급할수 있는 장치가 필요하게 된다.
이에 따라 종래에는 전용의 유지회로, 예를들면 NVR같은 회로를 부가하여 정전시 램의 기억데이타를 유지하도록해 왔다. 그러나, 강제성면에서 가격이 높기 때문에, 통상적으로 CMOS SRAM을 기억장치로 이용하는 경우에는 제 1a 도에 도시한 바와같이 상기 SRAM에 전지를 결합하여 데이타를 유지하도록 하고 있다.
제 1a 도를 참조해 보면, SRAM(10)의 동작전원은 시스템 동작시에는 다이오드(D1)를 통해 주전원장치(Vcc)에서 공급되며, 시스템 주전원장치(Vcc)가 오프된 때에는 다이오드(D2)를 통해 전지(VB)에 공급된다.
여기서, CMOS SRAM(10)의 기억데이타를 유지하는데에는 3V정도의 전원이 요구된다. 이러한 SRAM의 데이타 읽기 및 쓰기동작은 일반적인 SRAM과 유사하다.
즉, 데이타 쓰기 동작은 어드레스와 데이타를 인가한 후, SRAM의 단자(uo -13, 1b; CS)와 단자(uo -13, 1b; WR)에 "L" 를 인가함으로써 이루어지며, 데이타 읽기 동작은 어드레스를 인가한 후, SRAM의 단자(uo -13, 1b; CS)에 "L"를 인가하여 데이타 버스를 통해 데이타가 출력됨으로써 이루어진다. 여기에서, 단자(uo -13, 1b; CS)에 인가되는 신호는 중앙처리장치로 부터의 어드레스를 입력한 칩선택 논리수단으로 부터의 출력신호이며, 데이타 읽기 및 쓰기동작을 하지 않은 경우에는 "H"가 인가되어야 한다.
제 1b 도는 상술한 제 1 도의 SRAM전원단자에 입력되는 전원 파형을 도시한 것이다. 제 1b 도에 따르면, 전원 온/오프 시 잡음 및 CMOS와 NMOS집적회로가 혼합된 시스템에서의 전원 온 오프시 이들간의 동작전압차로 인한 중앙처리장치 또는 칩선택 논리수단의 비정상동작 때문에, SRAM내부에 기억된 데이타가 종종 손실된다.
이것은 주로 전원이 시스템 전원으로 부터 데이타 유지를 위한 백업전원으로 교환되거나 그반대의 경우에 발생한다.
제 1a 도에 있어서, 전원(Vcc)가 온인 경우(제 1b 도의 C구간), 게이트(11b)가 열린 경우에는 게이트(11a)의 입력이 "H"로 받아들여져 그 출력이 순간적으로 "L" 가 되어 단자(uo -13, 1b; CS)에 인가되므로 스파크성 노이즈(제 1b 도의 T1)가 발생하는 경우가 생긴다. 이때 SRAM내부 테이타는 이러한 스파크성 노이즈로 인해 손상을 입게된다. 한편, 전원(Vcc)오프시 (제 1b 도의 D구간)에는, CMOS접적회로 NMOS직접회로간의 동작 전압차에 의해 칩선택 논리수단(13)이 이상동작을 하게되며, 제 2b 도의 T2와 같은 스파크성 노이즈가 발생한다.
이때문에 SRAM(10)의 단자(uo -13, 1b; CS)에 "L" 가 인가되어 SRAM(10)이 순간적으로 데이타를 잃어버리거나 원하지 않는 데이타를 입력하게 되는 등의 문제가 있었다.
따라서, 본 고안의 목적은 시스템 전원 온/오프시 발생하는 잡음 및 CMOS와 NMOS논리회로가 혼합된 시스템에서 전원 교환시 발생하는 잡음을 제거하여 기억장치의 데이타를 지속적으로 유지하며 데이타의 손실을 방지할수 있는 기억장치의 데이타 유지회로를 제공하는데 있다.
이하 본 고안을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 2a 도는 본 고안에 따른 기억장치의 데이타 유지회로를 포함하는 데이타 처리시스템의 개략적인 블럭도이다.
데이타의 기억장치인 SRAM(10)은 칩선택단자(uo -13, 1b; CS)와 전원단자(Vc)로 전원 스위칭 논리(21)로 부터의 출력신호를 입력한다. 전원 스위칭 논리(21)는 게이트(22)로 부터의 신호 및 시스템 전원을 입력한다.
게이트수단(22)의 입력에는 데이타 처리 시스템(20)의 일단의 제어선 및 상기 데이타 처리 시스템(20)으로 부터의 어드레스 신호를 어드레스 버스를 통해 입력하여 칩선택 신호를 출력하는 칩선택 논리(13)로 부터의 출력선이 연결된다. 여기에서, 데이타 처리 시스템은 중앙처리장치, 통상, 프로세서에 의해 제어되는 모든 시스템을 포함하며, 특히 전원 오프시에도 SRAM에 기억된 데이타를 유지하도록 하는 시스템으로 이해될수 있을 것이다.
제 2b 도를 참조하면, 전원 스위칭 회로(21)는 시스템 전원(Vcc)과 밧데리 전원(Vв)을 선택적으로 SRAM의 단자(Vc)에 공급하는 통로를 제공하는 다이오드(D32)및 (D33)를 포함한다.
또한 SRAM(10)의 단자(uo -13, 1b; CS)는 상길 단자(Vc)와는 저항(R31)을 경유하여 연결되며, 한편으로, 스위칭 수단인 트랜지스터(Q31)의 콜렉터단에 연결된다.
상기 트랜지스터(Q31)는 에미터단이 게이트 수단(22)의 출력에 연결되며, 제어단인 베이스에는 전압분해저항(R32) 및 (R33)및 제너다이오드(D31)을 경유하여 전원(Vcc)이 연결된다. 여기서, 제너다이오드(D31)의 용량은 2V 내지 3.5V중에서 선택될수 있으며, 본 실시예에서는 약 3.5V가 적절할수 있다.
이러한 전원 스위칭 회로(21)의 동작을 보다 자세히 살펴보면, 먼저, 주전원(Vcc)이 온되는 경우, 주원자(Vcc : 본예에서는 5V)은 다이오드(D32)를 경유하여 SRAM의 단자(Vc)에 공급된다.
한편, SRAM의 단자(uo -13, 1b; CS)에는 전원(Vcc)가 온된 상태에서 트랜지스터(Q31)이 턴온하는 시간이 요구되므로 계속적으로 저항(R31)을 경유한 "H" 신호가 인가된다.
트랜지스터(Q31)가 턴온되고, 중앙처리장치의 제어단으로 부터 "L" 신호가 출력되지만, SRAM기억데이타의 억세스가 요구되지 않는 경우, 트랜지스터(Q31)가 턴온되기전에 이미 정상적인 칩선택 논리(13)에서 "H" 신호가 입력되므로 게이트수단(22)의 출력은 "H"를 유지하게 된다.
따라서 SRAM의 단자(uo -13, 1b; CS)에는 트랜지스터(Q1)가 온되는 경우, 각소자 정상동작간의 차이에 의한 잡음의 영향을 받지 않고 "H" 가 인가된다. 각소자간의 동작에 있어, CMOS 중앙처리장치의 경우 약 2V에서도 동작이 가능하며, 기타 NMOS직접회로의 경우 +3.5V이상에서 정상동작이 가능하다.
교변적으로, 주전원(Vcc)가 오프되는 경우, 밧데리 전지(Vв)이 다이오드(D33)를 경유하여 SRAM의 단자(Vc)에 인가된다. 한편 단자(uo -13, 1b; CS)에 저항(R31)을 통해 "H" 신호가 인가되는 동안, 주전원(Vcc)의 소멸에 의해 칩선택 논리(13)으로 부터 "L" 신호가 출력되더라도, CMOS로된 직접회로인 중앙처리장치(제 2a 도 20)의 동작전압이 낮기 때문에 제어선 출력이 "H"로 유지되고, 트랜지스터 턴오프시간동안, 단자(uo -13, 1b; CS)의 인가전압 "H"로 유지된다.
여기에서 CMOS로된 직접회로인 중앙처리장치의 동작시간 및 특성은 본 기술분야의 통상적인 숙련자에게 잘알려져 있으며, CMOS SRAM의 단자(uo -13, 1b; CS)의 입력 레벨은 전술한 바와같이 CMOS SRAM동작시에는 "L"이며 데이타 보존을 위해서는 "H"임을 알수 있다. 또한 중앙처리장치 (제 2a 도 20)의 제어선출력은 SRAM동작을 위해서는 "L"상태를 유지하는 것이 필요하다.
따라서, 본 고안의 기억장치 데이타 유지회로는 기억장치에 대한 주전원과 데이타 기억보존을 위한 보조전원이 선택적으로 공급되는 경우, 교환되는 시점에서의 여러가지 잡음을 간단한 회로 구성에 의해 손쉽게 제거함으로써 기억장치의 불의의 데이타 손실문제를 제거할수 있는 등의 커다란 효과가 있다.

Claims (1)

  1. 데이타 처리를 위한 중앙처리장치(20), 데이타를 기억하기 위한 기억장치(10)와 상기 중앙처리장치로 부터 어드레스를 입력하여 상기 기억장치를 구동하기 위한 칩선택 논리수단(13)을 포함하며, 상기 기억장치가 주전원(Vcc)과 주전원오프시 데이타 보존을 위한 전원(Vв)을 선택적으로 상기 기억장치(10)에 공급하며, 상기 칩선택 논리수단(13)으로 부터의 신호를 상기 기억장치(10)에 공급하는 기억장치의 데이타 유지회로를 포함하는 데이타 처리시스템에 있어서, 상기 데이타 유지회로가 상기 중앙처리장치(20)로 부터의 제어신호와 상기 칩선택 논리수단(13)으로 부터의 신호를 입력하여 OR논리 연산결과를 출력하는 게이트수단(22)과, 상기 게이트수단(22)으로 부터의 출력을 상기 기억장치에 주전원 온 및 오프시에 일정시간 시간 지연하여 제공하는 스위칭논리수단(Q31, R32, R33, D31)을 포함하는 데이타 처리 시스템.
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