KR890002157Y1 - 비상시 데이타 보호회로 - Google Patents

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KR890002157Y1
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삼성전자 주식회사
강진구
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Abstract

내용 없음.

Description

비상시 데이타 보호회로
제1도는 종래 회로도.
제2도는 본 고안에 따른 블럭도.
제3도는 본 고안에 따른 제2도의 구체회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 비교기 20 : 램인에이블 신호발생부
30 : 게이트회로 40 : 스위칭회로
50 : 리세트회로
본 고안은 마이크로프로세서(이하 CPU라 칭함)와 램(RAM : Random Access Memory)을 구비한 팩시밀리(Facsimle)등의 시스템에서 데이타 보호회로에 관한 것으로, 특히 전원전압의 변동에 따라 메모리내 데이타의 흐트러짐을 방지할 수 있는 비상시 데이타 보호회로에 관한 것이다.
일반적으로 램(RAM)은 랜덤(Random)으로 처리되는 데이타를 일시적으로 저장하는 기억장치로 휘발성이기 때문에 전원이 오프(off)되면 보관된 데이타가 완전히 흐트러지는 문제가 있었다.
그리고 비상시나 오동작에 의해 전원전압의 변동이 발생하더라도 같은 손실을 가져왔었다. 따라서 이를 해결하기 위해 제1도와 같은 종래 회로도에 의한 방법에 따라 사용해 왔었다.
제1도중 R1-R8는 저항, C1-C3는 캐패시터, Q1는 트랜지서터, D1는 다이오드, COP는 비교기, CPU는 중앙처리장치, RAM은 랜덤기억장치인 램이며, 저항(R1-R2, R4-R8), 트랜지서터(Q1), 캐피시터(C1, C3), 비교기(COP)로 구성된 부분이 램인에어블(enable) 회로(1)부분이고, 저항(R3), 다이오드(D1), 캐패시터(C2)로 구성된 부분이 리세트회로(2)이다.
램인에비블회로(1)가 램(RAM)을 소정 입력레벨(Level)에서 칩인에블()하고 리세트회로(2)가 리세트신호나 소정입력 레벨에서 중앙처리장치(CPU)에 리세트신호를 인가하여 초기화된 후 정상동작 기능을 수행하여 왔으나 상용전압이 일시적으로 급격히 변동할 경우 비교기(COP)의 출력으로 램(RAM)을 인에이블 또는 디제이블(Disable)시킬때에 중앙처리장치(CPU)와의 동작이 일치되지 않아 작업해둔 램(RAM)의 데이타가 흐트러지는 결점이 있었다.
따라서 본 고안의 목적을 이상전원 전압변동에 대한 메모리 데이타 혼란을 막고 비교기에서 입력 전원전압 변동시 이를 감지하여 메모리 인에이블단을 제어한 후CPU의 리세트단을 제어하여 CPU 오동작을 방지하고 메모리 데이타의 혼란을 없앨 수 있는 회로를 제공함에 있다.
따라서 본 고안의 목적을 수행하기 위해 상용입력 전압을 비교하는 비교기와, 상기 비교기의 출력상태에 따라 램에 인에비블을 위한 신호를 발생하는 램인에이블 신호 발생부와, 상기 램인에이블 신호 발생부 출력을 변환하는 게이트회로와, 후술하는 리세트회로에 스위칭 신호를 공급하는 스위칭 회로와, 상기 스위칭회로 출력에 따라 CPU가 리세트되도록 하는 리세트 회로로 구성된 것을 특징으로 한다.
이하 본 고안의 도면을 참조하여 상세히 설명한다.
제2도는 본 고안에 따른 블럭도로서 상용입력 전압을 비교하는 비교기(10)와, 상기 비교기(10)의 출력상태에 따라 램인에이블을 위한 신호를 발생하는 램인에이블 신호발생부(20)와, 상기 램인에이블 신호 발생부(20)의 출력을 변환하는 게이트회로(30)와, 상기 게이트회로(30)의 출력에 따라 후술하는 리세트회로(50)에 스위칭 신호를 공급하는 스위칭회로(40)와, 상기 스위칭회로(40)의출력에 따라 CPU에 리세트 기능이 수행될 수 잇는 리세트회로(50)로 구성된다.
제2도에서 상술하지 않은 RAM은 램이며, CPU는 중앙처리장치이다.
따라서 본 고안의 일실시예를 기술하면 전원전압의 변동에 따라 비교기(10)의 출력이 변환되면 램인에이블 신호발생부(20)에서 이에따른 신호가 발생되어 램(RAM)을 인에이블 또는 디제이블 시키는 한편 이 신호가 게이트회로(30)에서 변환된 후 스위칭회로(40)에 입력되어 리세트회로(50)의 구동에 따라 CPU에서 리세트 기능이 수행되도록 한다.
제3도는 본 고안에 따른 제2도의 구체회로도로 제3도중 R11-R23은 저항, Q11-Q12는 트랜지스터, D11은 다이오드, N1는 인버터(Invert), OR1은 오아 (OR)게이트, A1는 비교회로, C11는 캐패시터이며, 비교회로(A1), 저항(R11-R12)로 구성된 부분이 비교기(10)에 대응하고, 저항(R14-R19), 트랜지스터(Q11)로 구성된 부분이 램인에이블 신호발생부(20)에 대응하며, 오아게이트(OR11)가 게이트회로(30)에 대응하며, 저항(R20-R23), 트랜지스터(Q12), 인버터(N1)로 구성된 부분이 스위칭 회로(40)에 대응하고, 저항(R13), 캐패시터(C11), 다이오드(D11)로 구성된 부분이 리세트회로(50)에 대응된다.
상술하지 않은 RAM, CPU는 제2도와 같다.
따라서 본 고안의 일실시예를 구체적으로 상세히 설명하면 저항(R11-R12)에 의한 기준전압과 입력단(100)으로 입력되는 값과 비교회로(A1)에서 비교되어 "하이"가 출력될 경우 트랜지스터(Q11)의 출력(콜렉터)은 "로우"가 된다.
이 신호가 램(RAM)의 칩인에이블()단에 입력되어 램(RAM)을 인에이블 상태로 두고 오아게이트(OR11)의 반전버퍼를 통해 입력되므로 오아게이트(OR11)의 출력은 "하이"가 된다. 이 신호가 인버터(N1)를 지나 "로우"가 되어 트랜지스터 (Q12)의 베이스에 입력되므로 트랜지스터(Q12)는 오프(off)가 된다. 이때 트랜지스터(Q12)의 콜렉터는 "하이"가 된다.
따라서 CPU 리세트기능은 액티브(Active) "로우"이므로 CPU는 리세트가 안된다.
한편 비교회로(A1)의 출력이 "로우"일때 트랜지스터(Q11)는 오프되어 출력(콜렉터)은 "하이"가 되어 램(RAM)의 칩 인에이블()단에 인가되므로 램을 디제이블 시키며 또한 이 신호가 반전버퍼를 지나 오아게이트(OR1)에 입력되어 "로우"로 출력된다. 이 신호가 인버터(N1)에서 반전되면 "하이"가 되어 트랜지스터(Q12)의 베이스에 인가되어 트랜지스터(Q12)를 온(ON)시키므로 트랜지스터(Q12)의 출력은 "로우"가 되어 CPU는 리세트된다.
상술한 바와 같이 비교기(10)의 출력에 따라 스위칭회로(40)가 제어됨으로 이상 전원 전압변동에 따른 램의 데이타 혼란이 방지되며 회로 설계가 용이하고 기기(팩시밀리…등등) 신뢰성을 높일 수 있으며 사용자가 편리하게 사용할 수 있는 이점이 있다.

Claims (1)

  1. 상용입력 전압을 비교하는 비교기(10)와, 상기 비교기(10)의 출력상태에 따라 램 인에이블을 위한 신호를 발생하는 램인에이블 신호발생부(20)와, CPU에 리세트기능이 수행될 수 있는 리세트회로(50)를 구비한 시스템에 있어서, 상기 램인에이블 신호발생부(20) 출력을 변환하는 게이트회로(30)와, 상기 게이트회로(30)의 출력에 따라 상기 리세트회로(50)에 스위칭신호를 인가하여 전원전압 변동에 따라 CPU가 오동작하는 것을 방지하는 스위칭회로(40)로 구성함을 특징으로 하는 비상시 데이타 보호회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020061099A (ko) * 2001-01-12 2002-07-22 설용석 피자오븐기

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