KR910009095A - 동기 벡터 프로세서내의 신호 파이프라이닝 - Google Patents

동기 벡터 프로세서내의 신호 파이프라이닝 Download PDF

Info

Publication number
KR910009095A
KR910009095A KR1019900016355A KR900016355A KR910009095A KR 910009095 A KR910009095 A KR 910009095A KR 1019900016355 A KR1019900016355 A KR 1019900016355A KR 900016355 A KR900016355 A KR 900016355A KR 910009095 A KR910009095 A KR 910009095A
Authority
KR
South Korea
Prior art keywords
signal
signals
controller
memory cell
output
Prior art date
Application number
KR1019900016355A
Other languages
English (en)
Other versions
KR100199073B1 (ko
Inventor
차일더스 짐
레인넥 피터
무택정
미야구찌 히로시
벡커 만프레드
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US07/421,471 external-priority patent/US5765010A/en
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR910009095A publication Critical patent/KR910009095A/ko
Application granted granted Critical
Publication of KR100199073B1 publication Critical patent/KR100199073B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8092—Array of vector units
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/765—Interface circuits between an apparatus for recording and another apparatus
    • H04N5/775—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television receiver
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
    • F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
    • F02B75/00—Other engines
    • F02B75/02—Engines characterised by their cycles, e.g. six-stroke
    • F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
    • F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Image Processing (AREA)
  • Advance Control (AREA)
  • Color Television Systems (AREA)

Abstract

내용 없음

Description

동기 백터 프로세서내의 신호 파이프라이닝
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 동기 벡터 프로세서를 사용하는 비디오 시스템을 도시한 도면.

Claims (16)

  1. 데이타 프로세싱 디바이스 제어기로부터 상기 프로세서 디바이스의 입력들에 제공된 신호들을 파이프라이닝 하기 위한 전기회로에 있어서, 입력 신호들을 수신하여 디코딩 하고 다수의 상호 배타적으로 코드화된 신호 요소들을 신호 출력으로서 제공하는데, 상기 신호 출력들의 수가 상기 신호 입력들에 수학적으로 비례하는 다수의 입력 신호들을 갖고 있는 요소 발생수단, 상기 코드화된 신호 요소들 및 출력 라인들의 각각에 대해 신호 입력을 갖고 있는 상기 신호 라인들 상의 상기 신호 요소들의 디코드된 출력들을 제공하기 위해 상기 코드화된 신호에 응답하여 동작 가능한 디코딩 수단, 상기 각각의 출력 라인을 경유하여 상기 디코딩 수단들로 부터 수신된 디코디된 신호를 저장하기 위한 상기 출력 라인들 중 한 라인에 접속된 입력을 각각 갖고 있는 상기 프로세서 디바이스 입력들 중 한 입력에 접속된 출력 라인을 갖고 있는 다수의 신호 래치들을 포함하는 것을 특징으로 하는 전기 회로.
  2. 제1항에 있어서, 상기 신호 입력 라인을 경유하여 상기 제어기로부터 수신된 상기 입력 신호를 저장하기 위한 상기 요소 발생기 신호 입력중 한 입력과 직렬로 접속된 제2셋트의 신호 래치 1을 포함하는 것을 특징으로 하는 전기 회로.
  3. 제2항에 있어서, 각각의 상기 래치들과 상기 프로세서 디바이스들 사이에 직렬로 접속된 다수의 신호 라인 구동기들을 포함하는 것을 특징으로 하는 전기 회로.
  4. 제2항에 있어서, 각각의 요소 발생수단과 상기 디코딩 사이에 직렬로 접속된 다수의 신호라인 구동기들을 포함하는 것을 특징으로 하는 전기 회로.
  5. 제1항에 있어서, 상기 요소 발생 수단이 디멀티플렉서를 포함하는 것을 특징으로 하는 전기 회로.
  6. 제3항에 있어서, 제어기와 이 제어기로부터 수신된 신호들을 저장하기 위한 상기 요소 발생수단 사이에 직렬로 접속된 제3셋트의 신호 래치를 포함하는 것을 특징으로 하는 전기 회로.
  7. 리니어 어레이내에 구성된 한 셋트의 프로세서 소자들의 레지스퍼 파일들에 각 데이타 상수들을 실제로 제공하기 위한 제어기에 있어서, 반복될 데이타 상수 패턴 및 상기 확인된 패턴을 몇회 반복할 것인 다를 확인하는 데이타 및 상기 제1 메모리 셀내의 실제의 어드레스 레지스터 파일 위치에 대한 제어 패턴 신호에 응답하여 동작 가능한 순차 카운터를 포함하는 데이타를 저장하기 위한 어드레스 가능한 레지스터 파일들, 상기 메모리 셀에 제어 라인에 의해 접속되고 루프 카운팅 신호 출력을 제공하기 위해 상기 메모리 셀로부터 상수 패턴 출력에 응답하여 동작 가능한 루프 카운터, 상기 제1 메모리 셀 및 상기 제2메모리 셀에 접속되고 상기 순차 카운터 래치 및 상기 루프 카운터 래치를 동작시키도록 제어 신호들을 제공하기 위해 상기 제1메모리 셀로 부터의 출력 신호에 응답하여 동작 가능한 제어기 논리, 및 상기 제1메모리 셀 및 상기 제2 제어기 논리에 제어 라인에 의해 접속되고 상기 제어기 논리에 반복 제어 신호들을 제공하기 위해 상기 제1 메모리 셀 또는 상기 제어기 논리로 부터 신호 출력에 응답하여 동작 가능한 반복 카운터 래치를 포함하는 것을 특징으로 하는 제어기.
  8. 제7항에 있어서, 상기 제1메모리 셀내의 실제뢰 레지스터 파일 위치로 어드레스하기 위해 제어 패턴 신호에 응답하여 동작가능한 순차 카운터, 및 상기 메모리 셀에 제어라인에 의해 접속되고 루프 카운팅 신호 출력을 제공하기 위해 상기 메모리 셀로부터 상수 패턴 출력에 응답하여 동작 가능한 루프 카운터를 포함하는 것을 특징으로 하는 제어기.
  9. 제7항에 있어서, 클럭 및 타이밍 회로를 포함하는데, 상기 제2메모리 셀이 리니어 어레이내의 프로세서 소자들의 각각에 데이타 상수를 실제로 제공하기 위해 상기 클럭 및 타이밍 회로로부터 신호 출력에 응답하여 동작가능한 것을 특징으로 하는 제어기.
  10. 제어 및 클럭 신호들을 제공하는 비디오 시스템 제어기 및 전송된 비디오 신호들을 프로세싱하기 위한 비디오 신호 프로세싱 디바이스를 함께 사용하기 위한 비디오 신호 프로세싱 디바이스 제어기에 있어서, 마스터 제어 신호들을 셀제로 반복적으로 제공하기 위해 수신된 제어 및 클럭 신호들에 응답하는 상태 머신, 각각 어드레스가능한 메모리를 포함하는 수직 타이밍 제어 회로 및 수평 타이밍 제어회로, 및 각각 수직 및 수평 타이밍 신호들을 실제로 반복적으로 제공하기 위해 마스터 제어 신호들에 어드레스 가능한 카운터, 및 수직 타이밍 신호들 및 수평 타이밍 신호들에 응답하고 명령 코드를 실제로 반복적으로 제공하기 위해 어드레스가능한 메모리 및 어드레스 카운터를 포함하는 명령제어회로를 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  11. 제10항에 있어서, 수직 타이밍 제어 신호들에 응답하고 수직 타이밍 제어 신호들을 실제로 반복적으로 제공하기 위해 어드레스가능한 메모리 및 어드레스 카운터를 또한 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  12. 제10항에 있어서, 보조 레지스터 셋트내의 비디오 신호 프로세싱 디바이스에 대한 동작 변수들의 기입 배치를 선택적으로 제어하기 위해 수신된 제어 신호들에 응답하는 보조 제어 수단을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  13. 제10항에 있어서, 상기 어드레스 카운터에 의해 서브루틴 검프 및 호출동작을 인에이블하기 위해 상기 상태 기계에 접속된 수단을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  14. 제10항에 있어서, 상기 수직 타이밍 제어 회로가, 전송된 비디오 신호들로 부터 수직 동기화 신호 및 수평 동기화 신호를 수신하는 입력을 또한 포함하는데, 상기 수직 타이밍 제어 회로가 상기 수직 동기화 신호 및 상기 수평 동기화 신호를 갖는 상기 수직 타이밍 제어 회로로부터 신호 출력에 신호 입력을 동기화 하기 위한 상기 입력에 결합된 수단을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  15. 제10항에 있어서, 상기 상태 기계에 접속된 병렬 출력 쉬프트 레지스터에 대한 직렬 입력을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
  16. 제10항에 있어서, 상기 수평 타이밍 제어 회로가, 상기 전송된 비디오 신호로부터 수평 동기화 신호를 수신하는 입력을 갖고 있고 상기 수평 동기화 신호를 갖는 상기 수평 타이밍 제어 회로의 동작을 동기화하기 위한 카운터 제어 수단을 포함하는 것을 특징으로 하는 비디오 신호 프로세싱 디바이스 제어기.
KR1019900016355A 1989-10-13 1990-10-13 동기 벡터 프로세서 내의 신호 파이프라이닝 KR100199073B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US42149489A 1989-10-13 1989-10-13
US421471 1989-10-13
US07/421,471 US5765010A (en) 1989-10-13 1989-10-13 Timing and control circuit and method for a synchronous vector processor
US421494 1989-10-13
US42148789A 1989-10-16 1989-10-16
US421487 1989-10-16

Publications (2)

Publication Number Publication Date
KR910009095A true KR910009095A (ko) 1991-05-31
KR100199073B1 KR100199073B1 (ko) 1999-06-15

Family

ID=27411312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900016355A KR100199073B1 (ko) 1989-10-13 1990-10-13 동기 벡터 프로세서 내의 신호 파이프라이닝

Country Status (4)

Country Link
EP (1) EP0422963B1 (ko)
JP (1) JPH0438525A (ko)
KR (1) KR100199073B1 (ko)
DE (1) DE69030704T2 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681003A (zh) * 2013-11-29 2015-06-03 晨星半导体股份有限公司 显示装置的控制电路及信号转换电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL149925C (ko) * 1968-10-25 1976-06-15
DE3856124T2 (de) * 1987-11-13 1998-06-10 Texas Instruments Inc Serieller Videoprozessor und Verfahren

Also Published As

Publication number Publication date
EP0422963B1 (en) 1997-05-14
DE69030704T2 (de) 1997-12-11
EP0422963A2 (en) 1991-04-17
EP0422963A3 (en) 1993-06-30
DE69030704D1 (de) 1997-06-19
KR100199073B1 (ko) 1999-06-15
JPH0438525A (ja) 1992-02-07

Similar Documents

Publication Publication Date Title
KR830009518A (ko) 병렬처리용(竝列處理用)데이터 처리 시스템
KR870010438A (ko) 정보 처리장치
DE69033065T2 (de) Mehrfachbefehlsdecoder
KR900010561A (ko) 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법
DE69026928D1 (de) Schaltungsprüfsystem mit einer Schnittstelle von N-bit pro Stift
KR970003207A (ko) 반도체 메모리 장치의 클럭 발생 장치
KR910005064A (ko) 제어신호 발생 방법 및 장치
KR850001566A (ko) 마이크로 컴퓨터
US3952289A (en) Controller for linking a typewriter console to a processor unit
GB1107661A (en) Improvements in or relating to data processing apparatus
KR920001337A (ko) 정보처리장치의 자기진단회로 및 자기진단방법
NO124338B (ko)
KR970068365A (ko) 통신제어장치 및 그것을 사용한 통신시스템
KR910009095A (ko) 동기 벡터 프로세서내의 신호 파이프라이닝
KR910008566A (ko) 동기 벡터 프로세서용 제2 인접 통신 네트워크, 시스템 및 방법
KR910008586A (ko) 복수의 입출력 장치로부터의 인터럽트 요구에 대하여 우선권을 판정하여 인터럽트 벡터를 생성하는 인터럽트 콘트롤러를 구비한 프로그래머블 콘트롤러(programmable controller)
JPS5658800A (en) Driving device of step motor for auxiliary scanning use
US4364025A (en) Format switch
KR920003159A (ko) 프로그램 가능 논리 장치들의 고속 테스팅
KR910003485A (ko) 데이타 서플러
US3262100A (en) Data processing apparatus
JPS6464073A (en) Image memory
KR960018958A (ko) 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치
SU622175A2 (ru) Устройство дл контрол посто нных запоминающих устройств
SU1478204A1 (ru) Устройство дл ввода информации

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20040113

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee