KR910007184B1 - 디지탈 신호 처리 시스템 - Google Patents

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가톤 루이스 2세 헨리
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알 씨 에이 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

디지털 신호 처리 시스템
제1도는 칼라 텔레비젼 수상기의 디지털 회로 처리 시스템에 대한 블록선도.
제2도는 제1도의 I신호나 Q신호 보간 장치에 대한 블록선도.
제3도는 보강장치의 동작 설명에 이용되는 조합된 타이밍 선도 및 테이블.
* 도면의 주요부분에 대한 부호의 설명
31, 32, 37, 38 : 처리기 70 : 보간장치
120 : 배율기 130, 140 : 가산기
본 발명은 디지털 색 신호를 발생시키는 신호처리 시스템을 구비한 텔레비젼 수상기에 관한 것이다.
디지털식 텔레비젼 수상기에서 아날로그 기저대역 비데오 신호가 샘플링되고 이 샘플은 아날로그-디지털 변환기에 의해 디지털 샘플로 변환된다. 디지털 샘플은 디지털식 코움(comb) 필터에서 처리되어 분리된 휘도 및 색도 정보를 나타내는 디지털 신호를 발생시킨다. 디지털 휘도 및 색도 정보를 포함하는 신호는 디지털 신호처리기의 각 채널에서 처리되어 I 및 Q신호와 디지털 휘도 Y 신호와 같은 디지털식 색 혼합신호를 발생시킨다.
종래에는 R, G 및 B 아날로그 신호와 같은 아날로그 화상관 구동신호를 얻으려면 I, Q 및 Y 디지털 신호는 디지털-아날로그 변환기에 인가되어 아날로그 I, Q 및 Y 신호를 발생시켰다. 이와 같은 아날로그 신호는 증폭되어 저항 행렬에서 행렬화된후 칼라 텔레비젼의 캐소드를 구동시키는데 필요한 아날로그 R, G 및 B 신호를 발생시켰다.
본 발명의 특성은 R, G 및 B 구동신호와 같은 디지털 신호를 표시하는 아날로그 구동신호를 얻기 위하여 I, Q 및 Y 단 이외의 색 및 휘도내포 디지털 신호를 디지털식으로 처리하는 디지털 신호 처리시스템에 있다. 디지털 R, G 및 B 신호가 발생된 후 디지털-아날로그 변환기에 의해 아날로그 신호로 변환된다.
본 발명의 원리에 있어서, 텔레비젼 수상기는 공급된 정보를 이용하여 화상을 표시하기 위해 아날로그 신호를 발생시키는 디지털 신호처리 시스템을 포함한다. 2진 코드 디지털 샘플은 제1의 비율로 동작하는 제1처리기에 의해 처리되어 제1데이타 흐름을 나타낸다. 이러한 샘플은 제1의 비율과는 다른 제2의 비율로 동작하는 제2처리기에 의해서도 처리되어 제2데이타 흐름을 나타낸다. 보간 장치는 보간된 신호를 제1데이타 흐름에 삽입하여 제2데이타율을 갖춘 변형된 제1데이타 흐름을 발생시킨다. 결합 수단은 변형된 제1및 제2데이타 흐름을 결합하여 출력 데이타 흐름을 발생시킨다. 디지털-아날로그 변환기는 영상표시 장치상에 화상을 표시하도록 출력 데이타 흐름으로부터 아날로그 신호를 발생시킨다.
도면에서 다중비트 디지털 신호는 굵은 선으로 표시되며 단일 비트 디지털 신호 및 아날로그 신호는 가는 선으로 표시된다.
제1도에 예시된 디지털 텔레비젼 시스템에서 종래의 비데오 검출기(24)는 아날로그 합성 비데오 신호를 발생시킨다. 합성 비데오 신호는 아날로그-디지털 변환기(ADC)(25)의 입력에 인가된다. ADC(25)는 색부반송파 기준 주파수인 4fsc, fsc와 동일한 비율로 비데오 신호를 샘플하여 비데오 신호의 디지털 샘플을 발생시킨다. 각각의 디지털 샘플은 8비트식 2진 코드워드를 포함한다. 따라서 아날로그 비데오 신호는 256개의 분리된 레벨 가운데 하나로 양자화된다. ADC(25)로 향하는 4fsc 샘플링 클럭신호는 클럭발진기(27)에 의해 발생되어 ADC(25)가 합성 비데오 신호내에 포함된 색버스트 신호와 동기화된 아날로그 비데오 신호를 샘플할 수 있게 된다.
동기분리기(28)는 비데오 검출기(24)에 의해 제공된 아날로그 비데오 신호에 응답하고, 각각 아날로그 신호라인 H, V을 따라서 편향장치(33)에 인가되는 수평동기펄스 및 수직동기펄스를 발생시킨다. 편향장치(33)는 색화상관(35)의 편향권선(34)으로 향한는 수평 편향 신호 및 수직 편향 신호를 발생시킨다.
ADC(25)에 의해 발생된 디지털 비데오 신호 샘플은 4fsc 클럭 펄스에 의해 클럭되는 디지털 코움 필터(26)의 입력에 인가된다. 코움필터(26)는 4fsc 비율로 클럭되는 휘도신호처리기(32)에 인가되는 분리된 디지털 휘도신호 Y'를 발생시킨다. 휘도처리기(32)는 디지털 휘도신호 Y'를 취하고, 제1도에 예시되지 않은 시청자 제어식 콘트라스트 제어신호와 같은 여러 가지의 제어신호 입력에 따라 휘도신호 Y'를 처리하여 휘도처리기의 다수의 비트 출력 데이타 라인에서 처리된 휘도신호 Y를 발생시킨다.
코움필터(26)는 4fsc 비율로 클럭되는 색도처리기(31)의 입력에 인가되는 분리된 디지털 휘도신호 C'를 발생시킨다. 색도처리기(31)는 제1도에 예시되지 않은 색도증폭기를 포함하는데 이 색도증폭기는 시청자 제어식 색포화 제어신호에 응답하여 색도신호를 증폭한다. 색도처리기(31)는 제1도에 예시되지 않은 색도 디지털 피커(peaker)를 포함하는데 이 색도 디지털 피커는 색도 신호로 표시된 응답특성을 수정하여 비데오 검출기(24)의 전단에 있는 중간주파수회로(도시 안됨)의 바람직하지 못한 응답특성을 보상한다. 색도 처리기(31)의 출력은 …+I, +Q, -I, -Q, +I, +Q,…의 순서로 정보를 나타내는 연속 샘플이다. 샘플의 연속인 +I, +Q, -I, -Q는 각각 색 버스트의 +I, +Q, -I, -Q축 위상점과 동기 상태이다. 각각의 위상점은 다음점과 90°의 위상 관계를 갖는다. 색도처리기(31)에 의해 나타내지는 처리된 디지털 색도신호 C는 I 유한 임펄스 응답(FIR) 저역통과 필터(LPF)(37)와 Q 유한 임펄스응답(FIR) 저역통과필터 (LPF)(38)에 인가된다. I LPF(37)는 클럭발진기(27)로부터 얻어진 I I 클럭신호(±I, CK)에 의해 2fsc 율로 클럭된다. I LPF(37)의 출력은…+I, -I +I, -I,…정보 순으로 표시하는 연속 샘플이다. +I 및 -I 샘플은 각각 +I 클럭(+I,CK)과 -I 클럭(-I,CK)과 동기상태로 발생된다. 클럭 발생기(27)는 합성 비데오 신호내에 포함된 색 버스트 기준신호의 +I축 위상점 발생과 동기 상태로 +I 클럭신호(+I,CK)를 제공한다. 클럭 발생기(27)는 +I축 위상점으로부터 180°위상 이탈한 위상점의 발생과 동기 상태로 -I 클럭신호(-I,CK)를 제공한다. Q LPF(38)는 클럭발생기(27)로 부터 구해진 ±Q 클럭신호(±Q,CK)에 의해 2fsc 비율로 클럭된다. Q LPF(38)의 출력은 …+Q, -Q, +Q, -Q… 정보를 표시하는 연속 샘플이다. +Q, -Q 샘플은 +Q 클럭신호 (+Q,CK) 및 -Q 클럭신호와 각각 동기 상태로 발생된다. 클럭발생기(27)는 색 버스 기준신호의 +Q 축 위상점 발생과 동기상태로 +Q 클럭신호(+Q,CK)를 제공한다. 클럭발생기(27)는 +Q 축 위상점으로부터 180°위상이탈한 위상점의 발생과 동기상태로 -Q 클럭신호(-Q,CK)를 제공한다.
동기된 ±I, ±Q 클럭율로 클럭됨으로써 LPF(37), LPF(38)는 디지털 색도신호 C를 +I, -I, +Q, -Q 디지털 신호 성분으로 복조 시키는 기능을 수행하며 동시에 FIR 저역통과필터 기능을 수행한다. I LPF(37)는 직류에서 약 1.5MHz로 연장되는 통과 대역을 구비하며, Q LPF(38)는 직류에서 약 0.5MHz로 연장되는 통과대역을 구비한다. I 및 Q LPF는 색신호에 포함될 수도 있는 고주파 잡음을 제거한다. fsc의 2배의 비율로 LPF(37) 및 LPF(38)를 동작시키는 것에 대한 장점은 심한 에일리어싱(aliasing)을 피할 수 있다는 점과 신호대 잡음비 감소를 피할 수 있다는 점이다.
본 발명의 원리에 따라서, 각각의 LPF(37) 및 LPF(38)의 출력에 발생되는 여파된 ±I 및 ±Q 디지털 신호는 디지털 디코더(90)에 의해 다른 디지털 색신호 세트로 변환되며 즉, 데이타라인(91r),(91g),(91b)에서 발생되는 R, G, B 디지털 신호로 변환된다. R, G, B 디지털 신호는 I 및 Q 정보 포함 디지털 신호가 디지털 디코더(90)에 2fsc의 율로만 공급될지라도 아래에 기술될 방식으로 4fsc 비율로 발생된다.
디코더(90)에 의해 발생되는 R, G, B디지털 신호는 디지털-아날로그 변환기(DAC),(50r),(50g),(50b)에 각각 인가되고 아날로그 저역 통과필터(LPF)(51r),(51g),(51b)에 의해 각각 저역통과 여파되어 아날로그 신호라인 (52r),(52g),(52b)을 따라서, R, G, B아날로그 화상관 구동 신호를 발생시킨다. 세개의 아날로그 구동 신호는 라인(52r),(52g),(52b)상에 아날로그 신호로 표시되는 적색, 녹색 및 청색영상으로부터 색영상을 발생시키는 칼라 화상관(35)의 캐소드 KR, KG, KB에 인가되기 전에 증폭기 AR, AG, AB에 의해 각각 증폭된다.
I LPF(37) 및 Q LPF(38)는 색기준신호의 ±I 및 ±Q축 위상 점에서 발생되는 클럭 펄스에 의해 클럭되므로 I 및 Q데이타는 2fsc비율로 디코더(90)에 공급된다. 디코더 (90)에서 I채널의 데이타 율을 4fsc로 증가 시키기 위해 보간장치(70I)는 입력데이타 라인(IDI)을 따라 I 및 -I 데이타와 일치하는 디지털 샘플(Ij,Ij')을 2fsc비율로 수신한다. 보간장치(70I)는 샘플을 처리하여 출력데이타 라인(IDO)을 따라 4fsc비율로 디지털 워드의 데이트흐름(Ij1, Ij2, Ij3,Ij4)을 발생시킨다. 마찬가지로, Q보간장치(70Q)는 입력 데이타 라인(QDI)을 따라 Q 및 -Q데이타와 일치하는 디지털 샘플 (Qj,Qj')을 수신하고 출력데이타 라인 (QDO)을 따라 4fsc비율로 Q 데이타 흐름(Qj1,Qj2,Qj3,Qj4)을 발생시킨다.
제2도는 제1도의 보간장치(70I), (70Q)중 하나로 사용되는 보간장치(70)를 예시한다. 보간장치(70)는 OR게이트(71)의 출력에서 발생되는 신호에 의해 클럭되는 단 SRA, SRB을 구비한 2단 시프트 레지스터(78)을 포함한다. 시프트 레지스터(78)단 SRA의 출력은 데이타라인 A을 따라서 그리고 시프트 레지스터(78)단 SCB은 데이타라인 B0을 따라서 가산기(72)에서 합산된다. 데이타라인 M0을 통과하는 가산기(72)의 출력은 분할기단(73)에서 2로 나누어진다. 데이타라인 M0을 따라 전달되는 분할기단(73)의 출력과 데이타라인 M1을 따라 전달되는 시프트 레지스터의 출력은 종래의 멀티플렉서(74)에 인가된다. 멀티플렉서(74)는 멀티플렉서의 선택 입력단자 S의 상태가 논리 1상태일 경우 라인 M1을 따라서 그리고 단자 S의 상태가 논리 0 일 경우 라인 M0을 따라서 발생되는 데이타워드를 출력라인 D0을 따라 출력 시킨다.
보간장치(70I),(70Q)에서 더 처리되기 전이 -I 및 -Q 클럭 간격동안 구해지는 I LPF(37) 및 Q LPF(38)의 출력 샘플 즉, 제1도의 샘플 IJ', QJ'은 무효화된다. 그렇지않으면 -I 및 -Q 클럭 간격동안 구해지는 복조된 I 및 Q 데이타는 +I 및 +Q 클럭 간격동안 구해지는 복조된 I 및 Q 데이타로 표시되는 신호에 비해 180°의 위상이 이탈을 나타낸다.
IJ'나 QJ' 샘플을 음의 값으로 바꾸려면 LPF(37)나 혹은 LPF(38)로 부터의 출력 데이타 라인 IDI 혹은 QDI은 제2도의 보간장치(70)가운데 익스크루시브 OR 단 (XOR)(76)에 연결된다. 세트-리세트 플립플롭(75)의 Q 출력은 XOR단(76)의 입력과, 가상기(77)의 케리인(carry-in)단자 CI에 연결된다. 2진 0과 동일한 비트를 각각 구비한 디지털 워드는 데이타라인 B을 따라 가산기(77)의 입력에 인가된다. XOR단(76)의 출력디지털 워드는 데이타라인 A을 따라 가산기(77)의 입력에 인가된다.
-I 나 -Q 클럭 펄스가 플립플롭(75)의 세트(5) 입력단자에 인가될때 Q출력단자는 논리 1상태로 스위치 되어 XOR단(76)에 인가되고 가산기(77)의 CI단자에 인가된다. Ij' 나 Qj' 디지털 워드는 XOR단(76)에서 각각 반전되거나 1의 보수화 되며, 가산기(77)에서 최종 디지털워드에 가해지는 1을 구비하여 가산기(77)의 출력에서 데이타라인 DI을 따라 Ij' 나 Qj' 디지털 워드에 대해 2의 보수를 발생시킨다. 2의 보수화된 디지털 워드는 Ij' 나 Qj'의 부의 값이다.
+I나 +Q의 클럭펄스가 플립플롭(75)의 R입력 단자인 리세트에 인가될때 Q출력단자는 논리 0상태로 스위치된다. 이때 Ij나 Qj디지털워드는 XOR단(76)과 가상기(77)에 의해 변경되지 않고서 데이타라인 IDI 이나 데이타라인 QDI으로부터 데이타라인 DI을 따라 통과한다. 따라서 가산기(77)의 출력에는 I데이타흐름 (Ij,-Ij')이나 Q데이타 흐름(Qj-Qj')이 발생된다.
제2도의 보간장치(70)에 대한 나머지 동작은 보간장치(70)가 제1도의 보간장치(70I)로 사용되는 것으로 추정하여 기술될 것이다. 제2도의 데이타라인 DI에서 발생되는 I데이타흐름(Ij,-Ij')은 시프트레지스터(78) 단(SRA)에 인가된다. +I클럭 펄스는 OR게이트(71)의 입력 신호 라인에 인가되며 -I 클럭펄스는 입력 신호라인 C2에 인가된다. C보간장치(70)가 Q보간장치(70Q)로 사용될때 +Q클럭펄스는 라인 C1에 인가되고 -Q 클럭 펄스는 라인 C2에 인가된다.
제3a도 내지 제3k도의 타이밍선도 및 데이타 테이블에 예시된 바와 같이 클럭발진기(27)로부터 얻어진 제3b도의 +I클럭 펄스는 간격 tn=t1, t5, t9, t13…동안 발생하는데 여기서 간격 tn은 1/(4fsc)로 이루어진다. -I클럭 펄스는 +I클럭 펄스에 비해 180°위상이탈되며 간격 tn=t3, t7, t11, t15…동안 발생된다. 제3도의 타이밍선도는 간격 tn=t2, t6, t10, t14…동안 발생되는 +Q클럭 펄스와, 간격 tn=t4, t8, t12, t16…동안 발생되는 -Q클럭 펄스를 예시한다.
제3a도에 예시된 바와 같이 데이타 샘플 I1은 데이타 라인 DI을 따라 시프트레지스터(78) 단 SRA으로 클럭된다. 간격 t2동안 +I클럭이나 -I클럭은 둘다 나타나지 않으며 제3i도에 예시된 바와 같이 클럭라인 CS의 상태가 논리 C상태로 된다. 따라서, I1데이타 샘플은 간격 t2동안 시프트레지스터(78)단 SRA에 남아 있는다. 다음 간격인 간격 t2동안 -I클럭 펄스는 입력라인 C2에 도달하여 클럭라인 CS을 논리 1상태로 스위치한다. 시프트레지스터단 SRA에서 선재 데이타는 단 SRB로 시프트되고 새로운 데이타 샘플인 -I1'데이타 샘플은 SRA에 기억된다. 따라서 SRA는 간격 t3에서 -I1' 데이타샘플을 기억하고 SRB는 I1데이타 샘플을 기억한다.
간격 t3에서 데이타 샘플 I1-I1'은 가산기 (72)에서 합산되고 합에 대한 평균 값은 이분할기(73)의 동작에 의해 취해져서 두 샘플 I1과 -I1' 가운데 I데이타에 대한 보간된 값을 나타내는 디지털 워드를 배율기의 입력 데이타 라인에 발생시킨다. 제3h도에 나타내어진 바와 같이 데이타라인 M0에서 보간된 I데이타는 (I1,-I1')/2이다. 따라서 디지털 샘플은 배율기의 입력 데이타라인 M1에 있으며 I1및 -I1'의 평균값과 동일한 보간된 I디지털 워드는 배율기의 입력 데이타라인 M0에 있다.
클럭신호라인 CS이 간격 t3에서 논리 1상태이므로 배율기 출력 라인 D0에서 출력 디지털 워드는 입력 데이타라인 M1에서 발생된 디지털 워드가 되도록 선택된다. 제3j도에 예시된 바와 같이 디지털 샘플I1은 간격 t3동안 데이타라인 D0에서 발생된다. 이 워드는 j=1일 경우 제1도의 I보간장치(70I)의 출력 데이타라인 ID0에서의 디지털워드 I11와 동일하다. I11는 제3k도의 간격 t3에서 도시된다.
제3f도, 제3j도 및 제3k도에서 후속간격 tn=t4, t5, t6… 동안 상기 처리에 계속하여 입력 데이타라인 DI을 따라서 2fsc 비율로 보간장치(70I)에 들어가는 데이타 흐름은 I데이타 흐름(Ij1,Ij2,Ij3,Ij4)으로서 출력 데이타라인 ID0을 따라 4fsc 비율로 출력된다. 데이타 샘플 Ij1, Ij3은 샘플된 I데이타 샘플 Ij, -Ij' 과 실제로 동일하며 반면에 데이타 샘플 Ij2, Ij4은 두 인접 I데이타 샘플의 보간된 평균값을 나타내는 I데이타 샘플 사이에 삽입되는 디지털 워드이다. 보간 방식은 데이타 흐름에 삽입된 잡음성분을 평균화 시킴으로써 I 및 Q 데이타 흐름에 대한 신호대 잡음 특성을 개선한다.
상기된 방식으로 I데이타 흐름이나 Q데이타 흐름은 I유한 임펄스 응답필터(37)나 Q유한 임펄스 응답필터(38)가 클럭되는 2fsc 비율보다 빠른 4fsc 비율로 발생된다. 빠른 비율의 데이타 흐름을 사용하는 것에 대한 장점은 디지털 데이타가 아날로그로 변환될때 유사한 아날로그 저역통과필터가 샘플링 주파수 성분을 제거하는데 사용될 것이라는 점이다.
일단, 4fsc 비율의 I 및 Q 데이타 흐름이 보간장치(70I),(70Q)의 출력에서 발생되면 제1도의 디지털 디코더(90)에 대한 나머지 작동에 대하여 기술하게 된다. 디코더(90)에 속하는 배율기(120), 가산기(130) 및 가산기(40)는 각각 4fsc 비율로 클럭된다. I 및 Q 데이타 흐름에 포함되는 색정보는 I 및 Q색 혼합 코디네이트(coordinate)에서 R-Y, B-Y 및 C-Y 색차 코디네이트로 변환된다.
I 및 Q 디지털 신호(EI,EQ)의 세트는 계수 배율기 세트(apq)에 의해 R-Y, B-Y 및 G-Y 디지털 신호의 세트(ER-Y,EB-Y,EG-Y)와 관련되는데 여기서 p는 1, 2, q=1, 2, 3이며 다음 식으로 표시된다.
ER-Y=a11E1+a12EQ
EG-Y=a21E1+a22EQ
EB-Y=a31E1+a32EQ
여기서 a11=+0.95, a12=+0.62, a21=-0.27, a22=0.65, a31=-1.10, a32=+1.70이다.
디지털 데이타를 I 및 Q색 혼합 코디네이트로부터 R-Y, B-Y색차 코디네이트로 변환시키기 위하여 데이타라인 ID0을 따라 발생되는 I 데이타 흐름은 배율기(120) 가운데 I 데이타 계수 배율기 I ROM1 내지 I ROM3 에 인가된다. 각각의 I 데이타 배율기 I ROM1 내지 I ROM3는 I 데이타 디지털 워드를 계수 a11,a21, a31가운데 하나만큼 배율시킨다. 각각의 Q 데이타 배율기 Q ROM1 내지 Q ROM3는 Q 디지털 워드를 계수 a12, a22, s32가운데 하나만큼 배율시킨다.
출력 데이타라인 93rI에서 배율기 I ROM1에 의해 생기는 곱데이타는 출력 데이타라인 93rQ에서 배율기 Q ROM1에 의해 곱해지는 곱데이타와 함께 가산기(130)에 속하는 가산기(30r)에서 합산된다. 출력데이타라인(92r)에서 가산기(30r)의 출력은 R-Y 색차 디지털 신호이다. I ROM2 및 Q ROM2에 의해 곱해지는 곱데이타는 가산기(30g)에서 합산되어 데이타라인(92g)을 따라 G-Y 색차 디지털 신호를 발생시키게 된다. I ROM3 및 Q ROM3에 의해 곱해지는 곱데이타는 가산기(30b)에 의해 합산되어 출력데이타 라인(92b)을 따라 B-Y 색차신호를 발생시킨다.
디지털 디코더(90)의 출력 데이타라인 (91r)에서 R 디지털 신호를 발생시키기 위하여 가산기(30r)로 부터 구해지는 R-Y 디지털 신호와 휘도처리기(32)로부터 구해지는 Y 휘도 디지털신호는 가산기(140)에 속하는 가산기(40r)에서 합산된다. 데이타라인(91g)에서 G 디지털 신호를 발생시키기 위해 가산기(30g)로 부터의 G-Y 디지털 신호는 가산기(40g)에서 Y 휘도 디지털 신호와 함께 합해진다. 데이타라인(91b)에서 B 디지털 신호를 발생시키기 위하여 가산기(30b)로 부터의 B-Y 색차 디지털 신호는 가산기(40b)에서 Y 휘도 디지털 신호와 함께 합산된다.
각 라인(52r),(52g),(52b)상의 아날로그 R, G, B 구동신호는 DAC(50r),(50g),(50b)에서 디지털-아날로그 변환에 의해 얻어지며 아날로그 필터(51r),(51g),(51b)에 의해 저역통과 여파된다.
디지털 형태로 R, G, B정보를 얻기 위하여 본 발명을 구체화시킨 디지털 디코더(90)의 배율기를 이용하면 I 및 Q FIR 필터(37),(38)의 서로 다른 이득은 계수(aPq)의 세트를 수정함으로써 보상될 수 있다는 장점을 구비한다.
각각의 계수 비율기 I ROM1 내지 I ROM3, Q ROM3 는 배율기 조사 테이블과 같이 배치된 판독전용 메모리(ROM)이다. 데이타라인 IDO나 QDO을 따라 ROM 에 인가된 디지털 워드는 ROM 내의 메로리 위치와 일치하는 주소와 함께 조합된다. 이 메모리 위치에는 계수 배율기의 곱과 ROM 에 인가된 디지털 워드의 값이 기억된다. ROM의 출력은 기억된 곱 데이타를 표시하는 디지털 워드이다,
ROM을 배율기로 사용할 경우의 장점은 ROM에 기억된 계수와 연관된 곱은 색 화상관의 형광물질 방출 특성이 계수 배율기 세트(aPq)에 대한 상기 인용된 이상 NTSC와 연관된 특성 계수가 아니라는 것을 고려한다는 점이다.
비 이상 형광물질을 사용할때 ROM 에 기억된 곱은 색 화상관에 대해 선택된 실제 형광물질과 함게 사용하기에 적합한 수정된 계수 배율기 세트를 근거로 하여 계산된다.
프로그램 가능한 ROM이 사용될 경우 다른 텔레비젼 수상기에 다른 형태의 화상관이 사용될때나 I 및 Q 채널의 서로 다른 이득이 요구될때 서로 다른 곱 데이타는 ROM에 기록된다.

Claims (35)

  1. 화상 정보를 포함하는 2진 코드 디지털 샘플 제공 수단과, 상기 화상정보의 제1부분을 포함하는 제1디지털 신호의 제1데이타 흐름을 제1비율로 발생시키도록 디지털 신호에 대해 작용하는 제1처리기와, 상기 화상정보중 다른 부분을 포함하는 제2디지털 신호의 제2데이타 흐름을 상기 제1비율보다 빠른 제2비율로 발생시키도록 상기 디지털 샘플에 대해 작용하는 제2처리기를 포함하는 디지털 신호처리 시스템으로서, 영상 표시 장치상에 화상 정보 신호나 화상 정보 신호중 일부분을 표시하기 위하여 디지털식 화상 정보 신호로 부터 아날로그 신호를 발생시키는 텔레비젼 수상기용 디지털 신호처리 시스템에 있어서, 상기 제1디지털 신호로부터 삽입되어 상기 제2비율(4fec)로 발생된 변형된 제1데이타 흐름(Ij1,Ij2,Ij3,Ij4)을 발생시키는 상기 제1데이타 흐름에 디지털 신호(Ij2,Ij4)삽입시키기 위해 상기 제1디지털 신호(Ij,Ij')를 상기 제1비율(2fec)로 수신하는 제1보간장치(70I)와 상기 화상정보의 두 부분을 포함하는 출력 데이타 흐름 (R, G,B)을 상기 제2비율로 발생시키는 제2데이타 흐름(Y)과 수정된 제1데이타 흐름(I)을 결합하는 수단(120),(130),(140)과 영상표시 장치(35)상에 제1영상부분을 표시하도록 제1아날로그 신호(52r)를 발생시키기 위해 상기 출력 데이타흐름을 수신하는 제1디지털-아날로그 변환기(50r)를 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  2. 제1항에 있어서, 상기 제1부분(I)은 색정보를 포함하고 상기 다른 부분(Y)은 휘도 정보를 포함하며 제3처리기(38)는 상기 화상정보중 제2(Q)색 부분을 포함하는 제3 디지털 신호의 제3디지털 흐름(Qj,Qj')을 상기 제1비율(2fsc)로 발생시키고, 제2보간장치(70Q)는 상기 제율비율(4fsc)로 발생된 수정된 제3데이타흐름(Qj1,Qj2,Qj3,Qj4)을 발생시키도록 상기 제3디지털 신호로 부터 보간되는 제3데이타 흐름으로 디지털 신호(Qj2,Qj4)를 삽입시키기 위해 상기 제1비율로 상기 제3디지털 신호를 수신하며, 상기 수정된 제3데이타흐름은 상기 결합수단(120),(130),(140)에 의해 수정된 제1데이타 흐름(Ij1,Ij2,Ij3,I|j4)과 결합되고 상기 제2데이타흐름(Y)은 상기 제1디지털-아날로그 변환기 (50r)가 제1아날로그 신호(50r)를 발생시킬 수 있게하여 결국 휘도에 대한 특수 결합을 나타내는 제1영상 부분과 상기 화상 정보가운데 제1및 제2색부분을 표시하게 되는 것을 특징으로 하는 디지털 신호처리 시스템.
  3. 제2항에 있어서, 상기 화상 정보의 제1색부분(I)은 색 기준 신호의 제1색축을 따라 발생되며 상기 화상정보의 제2색부분(Q)은 상기 색 기준 신호의 제2색 축을 따라 발생되는 것을 특징으로 하는 디지털 신호처리 시스템.
  4. 제3항에 있어서 상기결합수단(120),(130),(140)은 계수 배율기 세트 가운데 각각의 제1계수배율기(a11,a31) 및 제2계수 배율기 (a21,a23)에의 상기 수정된 제1데이타흐름(Ij1,Ij2,Ij3,Ij4) 및 제3데이타 흐름(Qj1,Qj2,Qj3,Qj4)을 배율시키는 제1수단 (I ROM) 및 제2수단 (Q ROM)을 구비하며, 제1및 제2색부분에 포함된 정보로부터 파생되고 상기 색 기준 신호의 제3 및 제4색축을 따라 각각 발생되는 상기 화상 정보의 제3색부분(R-Y) 및 제4색부분(B-Y)을 포함하는 디지털 신호의 제4데이타흐름(92r) 및 제5 데이타흐름(52b)을 각각 발생시키도록 산출된 곱을 합하는 제1수단(30r) 및 제2수단(30b)을 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  5. 제4항에 있어서, 상기 제1배율수단(I ROM) 및 제2배율수단(Q ROM)은 조사 테이블 배율기로 배치된 기억장치를 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  6. 제4항에 있어서, 상기 화상정보 가운데 제1색부분(I) 및 제2색부분(Q)은 I 색축 및 Q 색축을 따라 각각 발생되며, 상기 제3색부분(R-Y) 및 제4색부분 (B-Y)은 R-Y 색축 및 B-Y 색축을 따라 각각 발생되는 것을 특징으로 하는 디지털 신호 처리 시스템.
  7. 제6항에 있어서, 상기 결합수단(120),(130),(140)은 상기 수정된 제1데이타 흐름(Ij1,Ij2,Ij3,Ij4) 및 제3데이타 흐름(Qj1,Q|j2,Qj3,Qj4)을 상기 계수 배율기 세트 가운데 제3계수 배율기 (a2,a22)로 배율하는 제3수단과, G-Y 색축을 따라 발생되는 상기 화상정보 가운데 제5색부분 (G-Y)을 포함하는 디지털 신호의 제6데이타 흐름(92g)을 발생시키도록 산출된 곱을 합산하는 제3수단(30g)을 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  8. 제7항에 있어서, 상기 결합수단 (120),(130),(140)은 상기 화상 정보 가운데 적색부분, 청색부분 및 녹색부분을 각각 포함하는 제7데이타 흐름(R), 제8데이타 흐름(B) 및 제9데이타흐름(R)을 각각 발생시키도록 상기 제2데이타 흐름(Y)을 상기 제4데이타 흐름(R-Y), 제5데이타 흐름(G-Y) 및 제6데이타 흐름(G-Y)과 각각 합산하는 수단(140)을 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  9. 제8항에 있어서, 상기 제7데이타흐름(R)은 상기 출력데이타 흐름을 포함하는데 여기서 상기 제1영상부분은 적색 영상을 포함하고, 제2디지털-아날로그 변환기(50b) 및 제3디지털-아날로그 변환기(50g)는 제2아날로그 신호(52b) 및 제3아날로그 신호(52g)을 각각 발생시키도록 상기 제8데이타흐름(B) 및 제9데이타흐름(G)을 각각 수신하여 청색 및 녹색 영상부분을 각각 포함하는 제2및 제3영상부분을 상기 영상장치(35)에 표시하는 것을 특징으로 하는 디지털 신호처리 시스템.
  10. 제3항에 있어서, 상기 제1비율(2fsc)은 주파수 fsc의 배수이며 여기서 fsc는 상기 색 기준 신호의 주파수이고, 상기 제2배율(4fsc)은 주파수 fsc의 또다른 배수인 것을 특징으로 하는 디지털 신호처리 시스템.
  11. 제10항에 있어서, 상기 제1비율은 2fsc 이고 상기 제2비율은 4fsc인 것을 특징으로 하는 디지털 신호처리 시스템.
  12. 제10항에 있어서, 상기 제1처리기(31),(37),(38)는 휘도정보 포함 디지털 신호음 상기 제2비율(4fsc)로 발생시키기 위해 상기 디지털 샘플에 응답하는 색도 처리기(31)와, 수정되지 않은 제1데이타 흐름 (Ij,Ij')을 발생시키도록 상기 제1색축(I)의 위상점 발생과 동기 상태로 클럭되는 상기 제1유한 임펄스 응답 필터(37)을 포함하며, 상기 제3처리기는 수정되지 않은 제3데이타흐름(Qj,Qj')을 발생시키도록 상기 제2색축(Q)의 위상점 발생과 동기상태로 클럭되는 제2임펄스 응답필터(38)를 포함하는 것을 특징으로 하는 디지털 신호처리 시스템.
  13. 제12항에 있어서, 제1유한 임펄스 응답필터(37) 및 제2유한 임펄스 응답 필터(38)는 상기 수정되지 않은 제1데이타 흐름(Ij,Ij') 및 상기 수정되지 않은 제2데이타흐름(Q1,Q1')을 제1비율(2fsc)로 발생시키기 위해 상기 제1색축(-I) 및 제2색축(-Q)의 위상점과 180°위상이탈한 위상점 발생과 동기상태로 클럭되는 것을 특징으로 하는 디지털 신호처리 시스템.
  14. 제1항에 있어서, 상기 제1보간장치(70I)는 수정되지 않은 제1디지털 신호 가운데 두개의 연속 디지털 신호(Ij,Ij')의 평균값을 나타내는 보간 디지털 신호를 발생시키는 수단(72),(73),(78)과, 상기 수정되지 않은 제1데이타 흐름을 발생시키도록 상기 보간 디지털 신호와 상기 제1디지털 신호 가운데 수정되지 않은 디지털 신호를 교체시키는 것을 특징으로 하는 디지털 신호처리 시스템.
  15. 제2항에 있어서, 상기 제1처리기(31),(37), 상기 제2처리기(32) 및 상기 제3처리기(31),(38)는 상기 색화상 정보로부터 파생된 색 및 휘동정보를 포함하는 다수의 2진 코드 디지털 신호에 대한 제1세트(I,Q,Y)를 발생시키기 위해 상기 디지털 샘플에 대해 작용하는 디지털 처리기내에 포함되고, 상기 제1디지털-아날로그 변환기(50r)는 영상을 표시하도록 상기 제1아날로그 신호(52r)를 포함하는 상기 다수의 아날로그 구동신호(50r),(52b),(52g)를 발생시키기 위해 상기 색 화상 정보를 포함하는 영상표시 신호를 발생시키는 계수 배율기 세트(a11,a21,a31,a22,a32)에 의해 제1세트에 속하는 디지털 신호와 관련된 제2세트에 속하는 디지털 신호인 제2세트의 다수의 2진 코드 디지털 신호(R, G,B)용 응답하는 디지털-아날로그 변환기(50r)에 포함되며, 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM)는 상기 제2세트에 속하는 2진 코드 디지털 신호를 계수 비율기 가운데 상기 제2세트에 속하는 적당한 배율기로 배율시키기 위해 조사 테이블로서 각각 배치된 것으로서 상기 제1세트의 디지털 신호를 공급받으며, 상기 결합수단(120),(130),(140)는 상기 제1디지털 신호 세트로 부터 상기 제2디지털 신호 세트를 발생시키도록 상기 다수의 기억 장치에 의 해 발생되는 곱을 합산하는 수단(130),(140)을 포함수는 것을 특징으로 하는 디지털 신호처리 시스템.
  16. 제15항에 있어서, 상기 제1세트에 속하는 상기 다수의 2진 코드 디지털 신호는 색 기준신호의 제1및 제2색축을 따라 색 정보와 휘도정보를 각각 포함하는 제1디지털 신호(I), 제2디지털 신호(Q) 및 제3디지털 신호(Y)를 구비하며, 상기 제2세트에 속하는 상기 다수의 2진 코드 디지털 신호는 제1, 제2및 제3의 1차 색정보를 포함하는 제1디지털 신호(R), 제2디지털 신호(G) 및 제3디지털 신호(B)를 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  17. 제16항에 있어서, 상기 디지털 신호처리기는 제1비율(4fsc)로 발생되는 휘도정보 포함형 제3디지털 신호를 발생시키는 휘도처리기(32)와, 제1비율보다 느린 제2비율(2fsc)로 발생되는 색 혼합 정보 포함형 제1디지털신호(I) 및 제2디지털 신호(Q)를 발생시키는 색도처리기(31),(37),(38)를 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  18. 제15항에 있어서, 상기 제1보간장치(70I) 및 제2보간 장치(70Q)는 상기 제1세트에 속하는 상기 제1및 제2디지털 신호의 샘플이 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)에 공급되는 비율을 증가시키도록 상기 제1세트에 속하는 상기 제1디지털 신호 샘플과 상기 제2디지틸 샘플 사이에 보간되는 디지털 워드(Ij2,Ij4,Qj2,Qj4)를 발생시키기 위해 상기 제1세트에 속하는 상기 제1디지털 신호(I) 및 상기 제2디지털 신호(Q)에 응답하는 수단내에 포함되는 것을 특징으로 하는 디지털 신호처리 시스템.
  19. 제18항에 있어서, 상기 제1세트에 속하는 상기 제1및 제2디지털 신호 샘플이 상기 다수의 기억장치에 공급되는 비율은 휘도 정보 포함형 제3디지털 신호의 샘플이 공급되는 비율(4fsc)을 증가시키는 것을 특징으로 하는 디지털 신호처리 시스템.
  20. 제18항에 있어서, 상기 제2비율(2fsc)은 상기 제1비율(4fsc)의 약수인 것을 특징으로 하는 디지털 신호처리 시스템.
  21. 제20항에 있어서, 상기 제1비율은 상기 색 기준 신호주파수의 4배수와 같으며 상기 제2비율은 상기 색 기준 신호 주파수의 2배수와 같은 것을 특징으로 하는 디지털 신호처리 시스템.
  22. 제21항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 휘도 정보 포함형 2진 코드 디지털 신호를 발생시키는 색도처리기(31)와 상기 색도 정보 포함 신호가 인가되는 제1유한 임펄스 응답필터(37) 및 제2유한 임펄스 응답필터(39)를 포함하며, 상기 제1필터는 색 기준 신호 주파수의 두배되는 주파수를 가지면서 상기 색 기준 신호의 제1색축(I)의 위상점 발생과 동일한 위상이거나 180°위상이탈한 제1클럭 신호(±I,CK)에 의해 클럭되고, 상기 제2필터는 상기 색 기준 신호 주파수의 2배되는 주파수를 가지면서 상기 색 기준신호의 제2색축(Q)의 위상점 발생과 동일한 위상이거나 180°위상이탈한 제2클럭(±Q,CK)에 의해 클럭되는 것을 특징으로 하는 디지털 신호처리 시스템.
  23. 제15항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 색도 정보포함 2진 코드 디지털 신호(C) 발생수단(31)과, 색 기준 신호의 제1색축의 위상점이 발생할때와 제1색축의 위상점에서 180°위상이탈한 위상점이 발생할때 제1색정보를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제1디지털 신호(I)를 발생시키기 위해 제1클럭펄스(±I,CK)를 발생시키는 클럭시호 반 발진기에 의해 클럭되며 동시에 상기 색도 및 휘동정보 포함 신호에 응답하는 제1수단(37)을 구비하며 여기서 상기 제1디지털 신호는 상기 제1클럭 펄스 비율로 발생되는 것을 특징으로 하는 디지털 신호처리 시스템.
  24. 제23항에 있어서, 수단(70I)은 상기 제1디지털 신호의 보간값을 나타내는 제1보간 디지털 워드를 발생시키며, 상기 제1보간 디지털워드는 상기 제1클럭펄스가 발생되어 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 제1클럭펄스 비율보다 더 따른 비율로 상기 제1,2진 코드 디지털신호의 샘플을 공급받도록 허용할때 한 순간과 다른 순간 사이의 순간에 발생되는 것을 특징으로 하는 디지털 신호처리 시스템.
  25. 제24항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 제2색 정보를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제2디지털 신호(Q)를 발생시키기 위해 제2색축의 위상점이 발생할때와 제2색축의 위상점에서 180°위상이탈한 위상점이 발생할때 생기는 제2클럭펄스(±Q,CK)를 구비하는 클럭 신호 발생기에 의해 클럭되고 상기 색도 정보 포함 신호에 응답하는 제2수단(38)을 구비하는데 여기서 상기 제2디지털 신호는 상기 제2클럭펄스 비율로 발생되며, 또한 상기 디지털 처리기(31),(32),(37),(38)는 상기 제2디지털 신호의 보간값을 나타내는 제2보간 디지털 워드를 발생시키는 수단(70Q)를 포함하는데 여기서 상기 제2디지털 워드는 상기 제1색축의 위상점이 발생하자마자 나타나서 상기 다수의 기억 장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 제2클럭 펄스 비율보다 빠른 비율로 상기 제2디지털 신호 샘플을 공급받도록 허용하며 상기 제1보간 디지털 워드는 상기 제2색축의 위상점이 발생하자마자 나타나는 것을 특징으로 하는 디지털 신호처리 시스템.
  26. 제25항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 휘도정보를 포함하는 상기 제1세트에 속하는 상기 다수의 2진 코드 디지털 신호 가운데 제3디지털신호(Y)를 발생시키는 수단(32)을 구비하는데 여기서 상기 제1세트에 속하는 상기 다수의 2진 코드 디지털신호 가운데 제1디지털신호(I), 제2디지털신호(Q) 및 제3디지털신호(I), 제2디지털신호(Q) 및 제3디지털 신호는 동일 비율(4fsc)로 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)에 공급되는 것을 특징으로 하는 디지털 신호처리 시스템.
  27. 제26항에 있어서, 상기 동일 비율은 상기 색 기준 신호 주파수의 4배와 같은 것을 특징으로 하는 디지털 신호처리 시스템.
  28. 제15항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 색도 정보포함 2진 코드 디지털 신호(C) 발생수단(31)과, 제1색정보를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제1디지털 신호(I)를 발생시키기 위해 색 기준 신호의 제1색축에 대한 위상점이 발생할때 생기는 제1클럭펄스(±I,CK)에 의해 클럭되고 상기 색도 정보 포함 신호를 수신하는 제1수단(37)과, 상기 제1디지털 신호의 보간값을 나타내는 제1보간디지털 워드(Ij2,Ij4)의 발생수단(70I)을 구비하는데, 여기서 상기 제1보간 디지털워드는 상기 제1클럭펄스가 발생되어 상기 다수의 기억 장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 제1클럭펄스(2fsc)의 비율보다 빠른 비율(4fsc)로 상기 제1디지털 신호 샘플을 공급받도록 허용할때 한 순간과 다른 순간 사이의 순간에 발생되는 것을 특징으로 하는 디지털 신호처리 시스템.
  29. 제28항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 제2색정보 Q를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제2디지털 신호를 발생시키기 위해 제2색축의 위상점이 발생될때 생기는 제2클럭펄스(±Q,CK)에 의해 클럭되고 상기 색도 정보 포함 신호(C)에 응답하는 제2수단(38)과, 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 제2클럭펄스의 비율(2fsc)보다 빠른 비율(4fsc)로 상기 제2디지털 신호의 샘플을 공급받도록 상기 제2디지털 신호의 보간값을 나타내는 제2보간 디지털 워드 발생수단(70)을 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  30. 제29항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 휘도 정보를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제3디지털 신호(Y)를 발생시키는 수단(32)을 구비하며, 상기 제1세트에 속하는 다수의 2진 코드 디지날 신호 가운데 상기 제1디지털 신호(I), 제2디지털 신호(Q) 및 제3디지털 신호(Y)는 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)에 공급되는 것을 특징으로 하는 디지털 신호처리 시스템.
  31. 제15항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 색도 정보 포함 2진 코드 디지털 신호(C) 발생수단(31)과, 상기 제2세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제1디지털 신호(I)를 발생시키기 위해 색 기준 신호의 제1색축에 대한 위상점이 발생할때 생기며 또한 제1색축의 위상점으로 부터 180°수신하는 제1유한 임펄스 응답필터(37)를 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  32. 제31항에 있어서, 수단(70I)은 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 유한 임펄스 응답 펄스의 클럭 비율보다 빠른 비율(4fsc)로 상기 제1디지털 신호의 샘플을 공급받도록 상기 색 기준 신호의 제2색축에 대한 위상 점에서 상기 제1디지털 신호(I)의 보간값(Ij2,Ij4)을 나타내는 디지털 워드를 발생시키는 것을 특징으로 하는 디지털 신호처리 시스템.
  33. 제32항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제2디지털 신호(Q)를 발생시키기 위해 상기 색 기준 신호의 제2색축에 대한 위상점이 발생할 때와 상기 제2색축의 위상점에서 180°위상이탈한 위상점이 발생할때 클럭펄스(±Q,CK)에 의해 클럭되고 상기 색도 정보 포함 신호(C)를 수신하는 상기 제2유한 임펄스 응답 필터(38)를 구비하는데 여기서 상기 제2디지털 신호는 제2색 정보를 포함하며, 또한 상기 디지털 처리기(31),(32),(37),(38)는 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)가 상기 제2유한 임펄스 응답필터의 클럭비율(2fsc)보다 빠른 비율(4fsc)로 상기 제2디지털 신호 샘플을 공급받도록 상기 제1색축에 대한 위상점에서 상기 제2디지털 신호의 보간값을 나타내는 디지털 워드의 발생수단(70Q)을 구비하는 것을 특징으로 하는 디지털 신호처리 시스템.
  34. 제33항에 있어서, 상기 디지털 처리기(31),(32),(37),(38)는 휘도정보를 포함하는 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 제3디지털 신호(Y)를 발생시키는 수단(33)을 구비하는데 상기 제1세트에 속하는 다수의 2진 코드 디지털 신호 가운데 상기 제1디지털 신호(I), 제2디지털 신호(Q) 및 제3디지털 신호(Y)는 동일 비율(4fsc)로 상기 다수의 기억장치(I ROM1, I ROM2, I ROM3, Q ROM1, Q ROM2, Q ROM3)에 공급되는 것을 특징으로 하는 디지털 신호처리 시스템.
  35. 제34항에 있어서, 상기 동일 비율은 상기 색 기준 신호 주파수의 4배인 것을 특징으로 하는 디지털 신호처리 시스템.
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