KR910007104A - 자기정렬콘택(Self-Aligned Contact) 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 3
- 238000005468 ion implantation Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 claims 1
- 238000009279 wet oxidation reaction Methods 0.000 claims 1
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2a 도 내지 제 2e 도는 본 발명의 자기정렬콘택에 의해 콘택을 형성하는 반도체소자의 공정단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 절연막층
3 : 제 1 도전층 4 : 절연막층
5 및 5': 질화막층 6 : 감광막
7 : 확산영역 8 : 절연막층
9 : 스페이서 10 : 제 2 도전층
11 : 산화막층 12 : 고농도 불순물 확산영역
13 : 절연막층 14 : 감광막
Claims (4)
- 고집적 반도체소자의 MOSFET 제조공정에서 비트라인용 제 2 도전층을 소오스 및 드레인용 불순물 확산영역에 접속하되 게이트전극용 제 1 도전층과는 절연되고 고집적화할 수 있는 자리정렬콘택 형성방법에 있어서, 실리콘기판(1) 상부에 게이트산화막용 절연막층(2), 게이트전극용 제 1 도전층(3) 및 절연막층(4)을 각 소정두께 순차적으로 형성하는 단계와, 상기 절연막층(4) 상부에 질화막층(5)을 형성하고 그 상부에 소정부분만 감광막(6)을 형성하는 단계와, 상기 감광막(6)이 제거된 질화막층(5), 절연막층(4) 및 제 1 도전층(3)을 식각하는 단계와, 상기 식각된 제 1 도전층(3) 측벽에 산화막층(11)을 성장시키는 단계와, 상기 공정 후 이온주입공정으로 실리콘기판(1)에 확산영역(7)을 형성하고 상기 공정으로 노출된 전영역에 질화막층(5')을 형성하는 단계와, 상기 식각된 제 1 도전층(3) 측벽에 산화막 스페이서(9)을 형성하는 단계와, 상기 공정으로 인한 실리콘기판(1) 상부에 노출된 질화막층(5') 및 게이트 산화막층(2)을 식각하는 단계와, 상기 공정후 제 2 도전층(10)을 침착하여 실리콘기판(1)에 형성된 상기 확산영역(7)에 접속하는 단계로 이루어지는 것을 특징으로 하는 자기정렬콘택 형성방법.
- 제 1 항에 있어서, 상기 산화막 스페이서(9)을 형성한 후, 이온주입공정으로 실리콘기판의 확산영역(7)에 고농도 불순물 확산영역(12)을 형성하는 것을 특징으로 하는 자기정렬콘택 형성방법.
- 제 1 항에 있어서, 노출된 질화막층(5') 및 게이트 산화막층(2)을 식각하는 단계후에, 전체적으로 절연막층(13)을 형성한 다음, 상기 형성된 스페이서 및 확산영역(7) 상부 및 게이트전극용 제 1 도전층(3) 상부 일정부분까지 제거하고, 제 2 도전층(10)을 침착하여 상기 확산영역(7)에 접속하는 것을 특징으로 하는 자기정렬콘택 형성방법.
- 제 1 항에 있어서, 상기 식각된 제 1 도전층(3) 측벽에 산화막층(11)을 성장시키는 단계에서, 산화막층(11)은 850-900℃에서 건식 또는 습식산화 공정으로 300-500Å 정도 산화막층(11)을 성장시키는 것을 특징으로 하는 자기정렬콘택 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890013709A KR920004328B1 (ko) | 1989-09-23 | 1989-09-23 | 자기정렬콘택(Self-Aligned Contact) 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019890013709A KR920004328B1 (ko) | 1989-09-23 | 1989-09-23 | 자기정렬콘택(Self-Aligned Contact) 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910007104A true KR910007104A (ko) | 1991-04-30 |
KR920004328B1 KR920004328B1 (ko) | 1992-06-01 |
Family
ID=19290119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890013709A KR920004328B1 (ko) | 1989-09-23 | 1989-09-23 | 자기정렬콘택(Self-Aligned Contact) 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR920004328B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100772826B1 (ko) * | 2001-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
-
1989
- 1989-09-23 KR KR1019890013709A patent/KR920004328B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100772826B1 (ko) * | 2001-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
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Publication number | Publication date |
---|---|
KR920004328B1 (ko) | 1992-06-01 |
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