KR910006367B1 - 칩고정테이프 - Google Patents

칩고정테이프 Download PDF

Info

Publication number
KR910006367B1
KR910006367B1 KR1019880008295A KR880008295A KR910006367B1 KR 910006367 B1 KR910006367 B1 KR 910006367B1 KR 1019880008295 A KR1019880008295 A KR 1019880008295A KR 880008295 A KR880008295 A KR 880008295A KR 910006367 B1 KR910006367 B1 KR 910006367B1
Authority
KR
South Korea
Prior art keywords
chip
light
fixing tape
adhesive layer
tape
Prior art date
Application number
KR1019880008295A
Other languages
English (en)
Other versions
KR890003025A (ko
Inventor
미쓰아끼 후지히라
마사노리 니시구찌
Original Assignee
스미도모덴기고오교오 가부시기가이샤
나까하라 쯔네오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62171616A external-priority patent/JPS6415000A/ja
Priority claimed from JP62171618A external-priority patent/JPS6414930A/ja
Priority claimed from JP62171619A external-priority patent/JPS6414931A/ja
Priority claimed from JP62171617A external-priority patent/JPS6414929A/ja
Priority claimed from JP62175649A external-priority patent/JPS6419736A/ja
Application filed by 스미도모덴기고오교오 가부시기가이샤, 나까하라 쯔네오 filed Critical 스미도모덴기고오교오 가부시기가이샤
Publication of KR890003025A publication Critical patent/KR890003025A/ko
Application granted granted Critical
Publication of KR910006367B1 publication Critical patent/KR910006367B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Laminated Bodies (AREA)

Abstract

내용 없음.

Description

칩고정테이프
제1도는 본 발명의 제1실시예에 관한 칩고정테이프의 단면도.
제2도는 본 발명의 제2실시예에 관한 칩고정테이프의 단면도.
제3도는 칩의 진공흡착을 행하는 종래 장치의 측면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 칩고정테이프 11 : 기재층
12 : 광산란막 12' : 반사막
13 : 점착층 14 : 반도체칩
본 발명은 칩을 다수 집착한 상태로 칩을 공급하는 칩고정테이프에 관한 것이다.
IC등의 반도체장치의 제조에서는 반도체웨이퍼에 다수의 반도체소자를 패턴형성하고, 이 반도체소자를 개개로 분할한 후에 끌어내서 팩키지나 리이드프레임에 다이본딩하는 것이 행해지고 있다. 분할시에는 다이싱 혹은 스크라이빙 및 브레이킹에 의하여 반도체웨이퍼를 개개의 반도체칩으로 절단하나, 다음 공정의 다이본딩 공정에서의 작업성을 고려해서, 반도체웨이퍼를 점착성의 칩고정테이프 위에 접착한 상태로 절단을 행하고, 그후 테이프를 확장함으로써 개개의 반도체칩으로 분리하는 것이 행해지고 있다. 한편, 다이본딩공정에서는 칩고정테이프 위에서 개개로 분리된 반도체칩을 1개씩 끌어내서, 팩키지 혹은 리이드프레임 위에 반송한다.
제3도는 칩의 진공흡착을 행하는 종래장치의 측면도이다. 반도체칩(4)을 진공흡착에 의해서 픽업하는 콜리트(3)와, 콜리트(3)가 부착되며 로보트 손등에 의해서 3차원 방향으로 구동되는 콜리트호울더(1)에 의하여 진공흡착장치가 구성되어 있다. 진공흡착장치의 하부에는 밀어올리는 스테이지(6)내에서 상하동 하는 밀어올리는 핀(2)이 지지되어 있고, 개개로 분리된 반도체칩(4)은 칩고정테이프(5)에 접착된 상태로 진공흡착장치와 밀어올리는 핀(2)과의 사이에 공급된다. 그리고, 밀어올리는 핀(2)의 상향동작에 의하여 칩고정테이프(5)의 하부면으로 부터 반도체칩(4)이 밀어올려지고, 이것에 의하여 반도체칩(4)은 콜리트(3)에 진공흡착되어서, 다이본딩 공정에 반송되도록 되어있다.
상기와 같은 진공흡착장치에 있어서, 반도체칩(4)이 기울어지거나 위치 이탈이 발생하거나 하면, 반도체칩(4)이 콜리트(3)와 충돌하거나, 콜리트(3)로부터 낙하되어서 손상하기도 한다. 따라서, 반도체칩(4)을 정확하게 밀어올릴 필요가 있으며, 이를 위하여, 반도체칩(4)의 중심부와 밀어올리는 핀(2)의 선단부와를 일치시키는 위치결정을 행한다. 이 위치결정은 칩고정테이프(5)위의 반도체칩(4)에 광을 조사하여, 그 반사광으로 반도체칩(4)의 외형을 패턴인식함으로써 행해진다.
그러나, 종래의 칩고정테이프(5)는 일정한 비율의 광을 반사하는 성질을 가지고 있고, 그 반사광이 검지수단에 입사되면 반도체칩(4)의 외형선과 테이프(5)와의 판별이 어렵게 되어, 반도체칩(4)의 패턴인식을 명확하게 행할수 없다. 또, 반사광에 의하여 검출하는 상기 방식에서는 칩이 기울어져 있으면 검지할 수 없으므로, 평행도 조정을 정확하게 행하지 않으면 않된다. 이때문에 반도체칩(4)의 정확한 위치결정이 어렵다는 문제를 발생하고 있다.
그래서, 본 발명은 반도체칩의 패턴인식을 확실하고 용이하게 할수 있도록한 칩고정테이프를 제공하는 것이다.
본 발명에 관한 칩고정테이프는 칩을 접착하는 점착층이 기재층에 적층되어서 이루어지며, 칩의 위치검출을 위하여 칩이 접착된 상태로 광이 조사되는 테이프에 있어서, 기재층의 점착층과의 반대면에 광산란막이 적층되어 있는 것을 특징으로 한다.
본 발명은 이상과 같이 구성되어 있으므로, 광산란막은 칩고정테이프에 이면으로부터 조사된 광을 산란시키고, 이것에 의해서 칩을 실루엣으로 떠서 칩의 위치결정을 용이하게 한다.
이하, 본 발명은 도시한 실시예에 의하여 구체적으로 설명한다.
제1도는 본 발명의 제1실시예에 관한 칩고정테이프의 단면도이다. 소정두께를 가지며 확장가능한 비닐, 플라스틱등으로 이루어진 기재층(11)과, 기재층(11)아래에 적층된 광산란막(12)과, 이 광산란막(12)위의 적층된 점착층(13)에 의해서 테이프(10)가 구성되어 있다. 테이프(10)는 반도체웨이퍼의 직경보다도 큰치수·형상으로 절단되어 있고, 점착층(13)에 반도체웨이퍼를 접착한 상태로 다이싱공정에 공급된다. 다이싱후, 테이프(10)는 확장되며, 이것에 의하여 테이프(10)위에서 반도체칩(14)은 개개로 분리된다. 점착층(13)으로서는 예를 들면 플라스틱제의 점착제가 양호하다.
광산란막(12)은 대부분의 광을 반사시키도록 구성되어 있고, 기재층(11)이 하부면에 형성된다. 광산란막(12)으로서는 예를 들면, 알루미나등의 미립자나 투명미립자를 함유하는 막을 코오팅함으로써 형성할 수 있으나, 테이프는 다이싱후에 확장되므로, 확장율에 따라서 코오팅되는 막의 두께를 조정해놓을 필요가 있다. 기재층(11)에의 적층시에는, 상기 반사재료를 도포, 스프레이등에 의하여 하거나, 기재층(11)을 산란입자를 함유하는 용융플라스틱에 침지시킴으로써 용이하게 행할 수 있다.
이와 같이 해서 광산란막(12)이 형성된 칩고정테이프(10)는, 통상의 제조공정에 그대로 사용할 수 있다. 반도체칩(14)을 진공흡착에 의해서 픽업하는 진공흡착장치에 있어서는 반도체칩(14)의 위치결정을 위하여 반도체칩(14)이 접착된 상태로 하부면(이면)으로 부터 제1도의 광원(20)에 의하여 광이 조사된다. 조사된 광은 광산란막(12)에 의해서 산란된다. 따라서, 검지수단에서는 반도체칩(14)이 없는 부분으로부터의 산란광만이 입사하므로, 반도체칩(14)의 실루엣이 되어 선명해지며, 그 패턴인식에 의한 위치결정이 확실하고 용이해진다.
이상 설명한 바와 같이, 본 발명 제1실시예에 관한 칩고정테이프는 광의 산란막을 갖춘 것이므로, 칩의 위치결정을 위하여 조사되는 광이 테이프의 이면으로부터 조사되면 상부의 검지수단에는 칩을 실루엣으로 파악할 수 있으므로 칩의 패턴인식을 확실하게 행할 수 있는 효과가 있다.
이하, 본 발명의 제2실시예에 대하여 제2도를 참조하면서 상세히 설명한다. 제2실시예에 있어서는 본 발명의 제1실시예와 동일한 부분에 대해서는 동일한 부호를 붙이고 그 중복되는 설명을 생략한다.
본 발명의 제2실시에에 관한 칩고정테이프는 칩을 접착하는 점착층이 기재층에 적층되어서 이루어지며, 칩의 위치검출을 위하여 칩이 접착된 상태로 광이 조사되는 테이프에 있어서, 점착층과 기재층과의 사이에 광반사막이 적층되어 있는 것을 특징으로 한다.
본 발명의 제2실시예는 이상과 같이 구성되어 있으므로, 광반사막은 칩고정테이프에 조사된 광의 대부분을 반사하여 칩의 위치결정을 용이하게 한다.
제2도는 본 발명의 제2실시예에 관한 칩고정테이프의 단면도이다. 소정두께를 가지며 확장가능한 비닐, 플라스틱등으로 이루어진 기재층(11)과 기재층(11)위에 적층된 반사막(12)과, 반사막(12)위에 적층된 점착층(13)에 의해서 테이프(10)가 구성되어 있다. 테이프(10)는 반도체웨이퍼의 직경보다도 큰치수·형상으로 절단되어 있고, 점착층(13)에 반도체웨이퍼를 접착한 상태로 다이싱공정에 공급된다. 다이싱후, 테이프(10)는 확장되며, 이것에 의하여 테이프(10)위에서 반도체칩(14)은 개개로 분리된다. 점착층(13)으로서는 예를 들면 플라스틱계의 점착제가 양호하다.
반사막(12)은 대부분의 광을 반사시키도록 구성되어 있고, 기재층(11)및 점착층(13)의 사이에 형성된다. 반사막(12)으로서는 예를 들면, 조사되는 광의 파장에 따른 반사율을 가진 막을 코오팅 함으로써 형성할 수 있으나, 테이프는 다이싱후에 확장되므로, 확장율에 따라서 코오팅되는 막의 두께를 조정해놓을 필요가 있다. 또, 알루미늄등의 금속을 사용할 수도 있다. 기재층(11)에의 적층시에는, 상기 반사재료를 도포, 스프레이 혹은 진공증착등으로 함으로써 용이하게 행할 수 있다.
이와 같이 해서 반사막(12)이 형성된 고정테이프(10)는, 통상의 제조공정에 그대로 사용할 수 있다. 반도체칩(14)을 진공흡착에 의해서 픽업하는 진공흡착장치에 있어서는 반도체칩(14)의 위치결정을 위하여 반도체칩(14)이 접착된 상태로 광이 상부로부터 조사된다. 조사된 광은 반도체칩(14)의 표면에서 일부가 반사되나, 테이프(10)에 도달한 광은 반사막(12)에 의해서 대부분 반사된다. 따라서, 검지수단에서는 반도체칩(14)으로 부터의 반사광에 의하여 테이프(10)로 부터 반사광이 훨씬 많이 입사하므로, 반도체칩(14)의 외형이 선명하게 되며, 그 패턴인식에 의한 위치결정이 확실하고 용이해진다.
또한, 본 발명은 상기 제1, 제2실시예에 한정되는 것은 아니며, 여러가지 변형이 가능하다. 예를 들면, 앞에서 설명한 특정 실시예에서는 기재층의 상기 점착층과의 반대면에 광산란막이 적층되거나 혹은 점착층과 기재층과의 사이에 광산란막이 적층되어 있는 것에 대해서 각각 상세히 설명하였으나, 점착층과 기재층과의 사이에 광의 반사방지막 혹은 광의 확산막이 적층되어 있는 칩고정테이프도 본 발명의 동일 개념에 속하는 것은 물론이다.
또한, 본 발명은 반도체칩뿐만아니라, 칩저항, 칩콘덴서등의 다른 칩형상의 부품에도 마찬가지로 적용할 수 있다. 또, 반사막을 기재층의 양면에 형성해도 된다.
이상, 상세히 설명한 바와 같이, 본 발명의 제2실시예에 관한 칩고정테이프는 광의 반사막을 갖춘 것이므로, 칩의 위치결정을 위하여 조사되는 광의 대부분을 반사함으로써, 칩의 패턴인식을 확실히 행할 수 있는 효과가 있다.

Claims (4)

  1. 칩을 접착하는 점착층이 기재층에 적층되어서 이루어지며, 상기 칩의 위치검출을 위하여 당해칩이 접착된 상태로 광이 조사되는 칩고정테이프에 있어서, 상기 기재층의 상기 점착층과의 반대면에 광산란막이 적층되어 있는 것을 특징으로 하는 칩고정테이프.
  2. 칩을 접착하는 점착층이 기재층에 적층되어서 이루어지며, 상기 칩의 위치검출을 위하여 당해칩이 접착된 상태로 광이 조사되는 칩고정테이프에 있어서, 상기 점착층과 기재층과의 사이에 광반사막이 적층되어 있는 것을 특징으로 하는 칩고정테이프.
  3. 제2항에 있어서, 상기 점착층과 기재층과의 사이에는 광의 반사방지막이 형성되어 있는 것을 특징으로 하는 칩고정테이프.
  4. 제2항에 있어서, 상기 점착층과 기재층과의 사이에는 광의 확산막이 적층되어 있는 것을 특징으로 하는 칩고정테이프.
KR1019880008295A 1987-07-09 1988-07-05 칩고정테이프 KR910006367B1 (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP62171616A JPS6415000A (en) 1987-07-09 1987-07-09 Chip packaging device
JP62-171618 1987-07-09
JP62171618A JPS6414930A (en) 1987-07-09 1987-07-09 Chip fixing tape
JP62-171619 1987-07-09
JP62-171617 1987-07-09
JP62171619A JPS6414931A (en) 1987-07-09 1987-07-09 Chip fixing tape
JP62171617A JPS6414929A (en) 1987-07-09 1987-07-09 Chip fixing tape
JP62-175649 1987-07-14
JP62175649A JPS6419736A (en) 1987-07-14 1987-07-14 Chip fixing tape

Publications (2)

Publication Number Publication Date
KR890003025A KR890003025A (ko) 1989-04-12
KR910006367B1 true KR910006367B1 (ko) 1991-08-21

Family

ID=27528529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880008295A KR910006367B1 (ko) 1987-07-09 1988-07-05 칩고정테이프

Country Status (4)

Country Link
EP (1) EP0298496B1 (ko)
KR (1) KR910006367B1 (ko)
CA (1) CA1325292C (ko)
DE (1) DE3851721T2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0369135A (ja) * 1989-08-08 1991-03-25 Nec Kyushu Ltd 半導体装置製造用粘着シート
DE19515684C2 (de) * 1995-04-28 2003-11-06 Michael Geringer Verfahren zur Vereinzelung von elektrischen Bauelementen
FR2748349B1 (fr) * 1996-05-06 1998-06-19 Solaic Sa Ensemble de pastilles de circuit integre
DE10225097A1 (de) * 2002-04-04 2003-10-23 Georg Rudolf Sillner Verfahren zum Verarbeiten von elektrischen Bauelementen, insbesondere von Halbleiterchips, sowie Vorrichtung zum Durchführen des Verfahrens
TWI395281B (zh) 2009-07-23 2013-05-01 Epistar Corp 晶粒分類裝置
CN103170461B (zh) * 2009-08-07 2015-04-08 晶元光电股份有限公司 芯片分类方法
CN102101112B (zh) * 2009-12-18 2013-05-15 旺矽科技股份有限公司 发光二极管晶片分选方法
JP5036887B1 (ja) * 2011-03-11 2012-09-26 日東電工株式会社 保護フィルム付きダイシングフィルム
CN111906053B (zh) * 2019-05-07 2024-05-17 矽电半导体设备(深圳)股份有限公司 一种芯粒分选方法及芯粒分选结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165643A (en) * 1979-06-12 1980-12-24 Fujitsu Ltd Device for bonding pellet
JPS57204141A (en) * 1981-06-10 1982-12-14 Ibm Method of inspecting deflection of semiconductor substrate
CA1222071A (en) * 1984-01-30 1987-05-19 Joseph A. Aurichio Conductive die attach tape

Also Published As

Publication number Publication date
DE3851721D1 (de) 1994-11-10
EP0298496A3 (en) 1989-08-16
DE3851721T2 (de) 1995-03-16
CA1325292C (en) 1993-12-14
EP0298496B1 (en) 1994-10-05
EP0298496A2 (en) 1989-01-11
KR890003025A (ko) 1989-04-12

Similar Documents

Publication Publication Date Title
KR100506109B1 (ko) 접착성 테이프의 박리 기구, 접착성 테이프의 박리 장치,접착성 테이프의 박리 방법, 반도체 칩의 픽업 장치,반도체 칩의 픽업 방법, 반도체 장치의 제조 방법 및반도체 장치의 제조 장치
US10748802B2 (en) Placing ultra-small or ultra-thin discrete components
US7465142B2 (en) Method and apparatus for picking up a semiconductor chip, method and apparatus for removing a semiconductor chip from a dicing tape, and a method of forming a perforated dicing tape
US6943094B2 (en) Method for attaching semiconductor components to a substrate using component attach system having radiation exposure assembly
KR100436188B1 (ko) 칩 픽업 장치 및 반도체 장치의 제조 방법
US20050003636A1 (en) Manufacturing method of semiconductor device
WO2003049164A1 (fr) Procede de production de microplaquette semi-conductrice
KR910006367B1 (ko) 칩고정테이프
JP2007266557A (ja) 半導体装置の製造方法
US20030088959A1 (en) Wafer transfer apparatus
US20120140306A1 (en) Cover device for a micro-optomechanical component, and manufacturing method for such a cover device
US20110034007A1 (en) Dividing method for platelike workpiece
WO2017154304A1 (ja) 基板転写方法および基板転写装置
KR20030095351A (ko) 미소 반도체 소자의 제조 방법
JP3618080B2 (ja) ダイボンディングシート貼着装置およびダイボンディングシートの貼着方法
JPS634642A (ja) ウエハ分割方法
JP2000294521A (ja) 電子素子の製造方法
JPH02191358A (ja) 半導体素子の加工方法
CN112151446B (zh) 晶圆切割固定方法及其装置
JP7499074B2 (ja) 搬送装置
JP2606890B2 (ja) 半導体チップのピックアップ方法
TW202143376A (zh) 用於無線靜電吸盤之粘脫設備、自動粘脫系統及其粘脫方法
JP3980624B1 (ja) 基板上の半導体部品の薄型化
JP2000195878A (ja) ウェーハ搬送・固定治具及び半導体装置の製造方法
JPH04340729A (ja) ダイスボンダ

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19950818

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee