KR900010559A - 중첩된 메모리 액세스방법을 이용한 파이프라인설계 - Google Patents
중첩된 메모리 액세스방법을 이용한 파이프라인설계 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 종래 기술의 파이프라인의 비교도, 제2도는 본 발명의 파이프라인 단계와 기능을 나타낸 도면, 제3도는 명령어 수행순서를 나타낸 도면.
Claims (5)
- 메모리 액세스 시간을 3부분으로 나누어 2부분동안에 소요되는 시간을 파이프라인 단계의 기본시간으로 사용하는 것을 특징으로하는 중첩된 메모리 액세스 방법.
- 제1항에 있어서, 메모리 액세스 시간중 제1부분에 소요되는 시간을 CPU에서 캐쉬로 어드래스를 보내는데 사용하는 것을 특징으로 하는 중첩된 메모리 액세스 방법.
- 제1항에 있어서, 메모리 액세스 시간중 제2, 제3부분에서 소요되는 시간을 캐쉬에서 데이타를 액세스하여 CPU로 보내는데 사용하는 것을 특징으로 하는 중첩된 메모리 액세스방법.
- 제1항에서 결정한 파이프라인 단계의 시간을 기준으로 중첩된 메모리 액세스 방법을 사용하여, 프로세서가 수행할 명령어를 메모리로 부터 가져오는 IF 단계, 메모리로 부터 명령어를 받아 디코딩 하는 ID단계, 연산을 수행하는 EX 단계, 데이타 메모리를 액세스하는 명령어를 위한 MA 단계 및 명령어 수행을 마치고 연산된 결과를 레지스터 화일에 저장하는 WB 단계의 5단계로 구성되는 것을 특징으로 하는 파이프라인 설계.
- 명령어와 데이타 페취 각각에 대해 동기되어 중첩된 메모리 액세스 방법을 사용하여, 프로세서가 수행할 명령어를 메모리로 부터 가져오는 IF단계, 메모리로 부터 명령어를 받아 디코딩 하는 ID단계, 연산을 수행하는 EX단계, 데이타 메모리를 액세스하는 명령어를 위한 MA 단계 및 명령어 수행을 마치고 연산된 결과를 레지스터 화일에 저장하는 WB단계의 5단계로 구성되는 것을 특징으로 하는 파이프라인 설계.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880017990A KR910007028B1 (ko) | 1988-12-30 | 1988-12-30 | 데이타처리 시스템에서의 파이프라인 처리방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019880017990A KR910007028B1 (ko) | 1988-12-30 | 1988-12-30 | 데이타처리 시스템에서의 파이프라인 처리방법 |
Publications (2)
Publication Number | Publication Date |
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KR900010559A true KR900010559A (ko) | 1990-07-07 |
KR910007028B1 KR910007028B1 (ko) | 1991-09-16 |
Family
ID=19280992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019880017990A KR910007028B1 (ko) | 1988-12-30 | 1988-12-30 | 데이타처리 시스템에서의 파이프라인 처리방법 |
Country Status (1)
Country | Link |
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KR (1) | KR910007028B1 (ko) |
-
1988
- 1988-12-30 KR KR1019880017990A patent/KR910007028B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
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KR910007028B1 (ko) | 1991-09-16 |
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