KR900008181B1 - 반도체 집적 회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적 회로
제1도는 본 발명의 실시예에 따르는 상호접속 라인 전진 배열 예시부분의 물리적 배치를 도시하는 스틱다이아그램.
제2도는 또다른 실시예에 따르는 상호접속 라인 전진 배열 예시부분의 물리적 배치를 도시하는 스틱 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
1, 2,…12 : 라인.
본 발명은 반도체 집적 회로에 관한 것으로, 특히 그러한 회로에서 금속선을 상호접속하는 배열 설계에 관한 것이다.
반도체 집적 회로 소자는 실리콘 칩 상부 평면상의 주 표면에 집적된 MOS(금속 산화물 반도체) 또는 쌍극 트랜지스터로 형성된다. 통상 상기 칩 주위를 따라 위치된 액세스 핀과 어떤 트랜지스터 사이뿐 아니라 여러가지 트랜지스터 사이의 전기적 상호접속은 보통 상호접속의 두가지(또는 그 이상) "레벨"로 형성되는데, 즉 금속줄 형성에서 전기적으로 도통하는 라인은 상기 칩 상부 평면상의 표면과 서로 평행하게 방향지워진 두개(또는 그 이상)의 거의 평면상의 표면을 따라 연속한다. 이러한 레벨은 절연층에 의한 칩의 상부표면과 서로로부터 절연된다. 절연층내의 상호접속 바이어스는 레벨사이의 소정의 회로 상호접속에 따라 필요되는데는 어디에서든지 제공된다.
랜덤 액세스 메모리(RAM)와 논리 회로와 같은 집적 회로의 다양성에서, 전기 회로는 서로 병렬 금속줄배열을 형성하여 위상적으로 편리하게 정렬된 다수의 전기적으로 도통하는 라인 수단에 의한 상호접속을 요구한다. 예로, DRAM(다이나믹 RAM)에서 병렬 워드 라인이 있는데 각각의 워드 라인은 워드 라인과 수직인 비트 라인 배열을 통해 비트군을 분리시키도록 액세스할 수 있다. 보통, DRAM은 수백(또는 그 이상)의 상기 병렬 워드 라인과 수백(또는 그 이상)의 상기 비트 라인을 포함한다. 이웃하는 워드 라인 각각의 쌍 양단의 피할 수 없는 와류의 캐패시턴스는 그러한 워드 라인 사이의 전기적인 교차-접속 또는 "혼선" 결과에 의해 야기된 잡음 문제를 일으킨다. 상기 교차-접속으로 인해서, 주어진 워드 라인으로 새로운 정보(새로운 워드와 대응)를 기록할 수 있도록 또는 메모리의 선택된 라인에 기억된 현존하는 정보를 판독할 목적으로 임의의 주어진 워드 라인으로의 원하는 전기적 액세스 결과 실제로 액세스되지 않은 이웃 워드로 원하지 않는 의사 액세스가 일어나고, 결과적으로, 실제 액세스되지 않은 이웃 워드로 또는 이웃하는 워드로부터 정보의 의사 기록 또는 판독이 이루어진다. 즉, 임의의 주어진 워드로의 액세스는 아마 액세스되지 않은 이웃하는 워드 라인의 메모리 셀내에 기억된 전하를 의사적으로 영향을 미칠 수 있다. "패턴 감지"용어는 바람직하지 않는 현상으로 적용되었다. 유사한 잡음 문제가 비트 라인의 병렬 배열로 일어날 수 있다. 마찬가지로, 논리 회로와 같은 다른 집적 회로에서, 상호접속의 루팅을 위해 사용된 바와 같이 버스 라인과 같은 이웃하는 라인 사이의 와류의 접속은 이웃하는 라인 사이의 의사 전기적 혼선을 일으킬 수 있다. 상기 혼선은 원래의 검출 감도를 감소시켜서 에러를 초래할 수 있다. 따라서 그들 사이의 와류의 교차-접속을 감소시키는 라인 배치를 하는 것이 바람직하다.
DRAM내의 이웃하는 워드 라인 사이와 같은 반도체 집적 회로내의 이웃하는 상호접속 라인 사이의 와류의 교차-접속은 "마칭" 라인을 사용함으로써 감소된다. "마칭"은 라인중 임의의 주어진 하나에서 위상적으로 정렬된 라인이 체계적으로 진보적인 마칭 시퀀스를 특징으로 함으로써, 다른 라인중 그의 이웃하는 라인이 라인중 주어진 라인을 따라 여러 위치에 있을 때 적어도 그의 한 측부상에 있다. 예로, X방향을 따라 신호를 전송시키도륵 배열된 XY평면의 라인 배열에서, 각 라인은 상당히 짧은 제1거리(라인 전체의 길이와 비교해 볼 때)에 대한 일정한 Y좌표에서 X방향을 따라 제1세그먼트를 형성하도록 움직이므로, 새로운 Y좌표로 진행하며, 상당히 짧은 제2거리에 대한 새로운 Y좌표에서 X방향을 따라 제2세그먼트를 형성하도록 이동하므로, 또다른 새로운 Y좌표로 진행한다. 상기 방법에서, 임의로 주어진 라인의 양측부상에서 이웃하는 라인의 일치는 세그먼트에서 세그먼트로 변화를 유지한다. 그에 의해 임의의 라인 쌍사이 와류의 캐패시턴스는 상당히 감소되는데, 주어진 라인과 다른 이웃하는 라인사이 와류의 캐패시턴스가 그에 의해 많은 다른 그러한 라인중 분배되어 낭비되는데 종래 기술에서와 같은 두개의 다른(고정) 이웃하는 라인중 계산하는 것을 제외한다. 상기 라인은 DRAM과 같은 메모리 회로에서 워드 라인(또는 비트 라인)으로 사용할 수 있으며, 마이크로프로세서 또는 다른 논리 회로에서 데이타 버스의 버스 라인으로 사용할 수 있으며, 또는 집적 회로에서 도통하는 라인의 병렬 배열로 임의의 다른 상호접속 라인으로 사용할 수 있다.
본 발명의 특징, 장점 및 특성은 도면에 관련하여 읽을 때 수반하는 상세한 설명으로부터 잘 이해될 수있다.
도면을 명백히 하기 의해 임의의 범위로 그려지진 않았다.
제1도는 본 발명의 실시예에 따르는 집적 회로(도시되지 않음)에서 전기적으로 도통하는 라인 1, 2, 3,…, 12의 배열 100을 도시한다. 예로, (흘수-번호) 라인(1)은 상부 좌측 모서리에서 시작하여 제1세그먼트를 형성하도록 X방향으로 거리 L1만큼 이동하며, 제1도의 가장 오른쪽 끝에 도착할 때까지 거리 W1동안 -Y방향으로 전진한다. 반면에, (짝수-번호) 라인(2)은 라인(1)의 좌측 모서리로부터 -Y방향으로 측정한 거리 W1만큼 좌측 모서리에 위치된 위치에서 시작하여서, X방향으로 거리 L1만큼 이동하며, 거리 d1만큼 X방향으로 이동하는 반면에 거리 W1만큼 +Y방향으로 전진하고 나서, 거리(L2+d2+L3) 만큼 X방향을 따라 이동하고, 거리 d3만큼 X방향을 따라 이동하는 반면에 거리 W1만큼 -Y방향으로 이동하고, (X, -Y)방식으로 층의 가장 오른쪽 모서리에 도착할 때까지 계속한다. 인접한 이웃 세그먼트 사이의 교차-접속 와류의 캐패시턴스 C12, C21등은 점선으로 나타난다. 명백히하도록, 모든 와류의 캐패시터는 제1도에 도시되지 않는다. 일반적으로 배열 100의 층이 될 수 있으며 보통 정식패턴을 형성하도록 실제 도시된 것보다 X 및 Y방향으로 조금 더 연장된다. 그리하여 제1도는 마칭 라인 배열의 예시적 부분만을 도시한다.
일반적으로, 제1도에 도시된 바와 같이, 각각의 짝수-번호 라인은 X방향을 따라 이동할 때 +Y방향으로 전진하기 시작하여 상부 끝(Y=최대)에 도착할 때까지 +Y방향으로 전진을 계속하며 그 경우 -Y방향은 X방향을 따라 더 이동한다. 마찬가지로, 홀수-번호 라인은 -Y방향으로 전진하기 시작하여, 상기 라인이 하부 끝(-Y=최소)에 도착할 때 +X방향을 따라 거리(L1+d1+L1+1) 만큼 Y방향으로는 정지한후 +X방향을 따라 더 이동하고 +Y방향으로 전진하는데, 여기서 i은 하부 끝의 위치(X방향을 따라)에 대응하는 정수이다. 상기 라인의 반은 전술된 바와 같이 라인이 배열의 상부(+Y) 또는 하부(-Y) 끝에 도착할 때 반대 방향으로 전진하기 시작하는 것을 제외하고는 배열의 임의로 주어진 위치 X에서 -Y방향으로 다른 반이 전진하는 동안 +Y방향으로 전진한다. 질서정연 및 일정 불변(와류의 접속을 감소시키는 목적이 아님)을 위해 모든 L은 동등하게 만들고, 모든 W 및 모든 d은 L1=L2=L3=…, W1= W2=W3=…, 및 d1=d2=d3=…이다. 실제로, 각각의 L은 전체 라인 길이를 충분히 작게해야 하므로 라인당 많은 교차가 있어야 하므로 와류의 캐패시턴스는 충분히 분산하며, W은 특별한 설계 또는 층에 의해 조절되며, d는 교차 라인의 특별한 수단에 의해 결정된다. 통상의 예에서 주목할 것은, 라인(1, 2) 사이의 교차-접속 와류의 캐패시턴스(C12+C21)는 종래의 기술과 비교될 때 상당히 적은 것이며 상기 라인은 X방향으로 연장한 전체를 통한 기하학적 병렬 및 함께 닫힌 상황임을 알 수 있는데, 본 발명에 따르는 방법은 라인(1, 2)의 전체 연장선과 동등하게 된 종래 기술의 이동 거리와 비교될 때 상당히 작은 이동 거리(L1+d1+L2)를 갖고 있기 때문이며 모든 라인(1, 2…,12)은 통상 그렇게 되며 제1도에 도시된 것보다 실제 ±X방향으로 더 연장할 수 있다는 것을 알 수 있다.
교차(d1, d2, d3…)의 최대수는 유리하게 라인의 전체수 이하이다. 라인수 이하인 교차수 구현은 최대분산을 제공하며 교차 캐패시턴스의 감소를 이루는데, 각 라인은 모든 다른 라인과 교차 캐패시턴스와 동등한 양을 갖는다.
인접 라인의 교차는 통상 상호접속이 제2레벨 수단으로서 라인중 하나가 제2라인위로(또는 아래로) 국부적으로 교차하는 반면, 제2라인은 같은 금속 레벨상에서 유지하고 새로운 Y위치(위 또는 아래)로 전진하는 것으로 형성된 교차에서 상호접속 금속의 두가지(또는 그 이상) 레벨을 이용하는 표준 교차 기술에 의해 집적 회로내에 실현된다는 것을 알아야 한다. 두개의 윈도우 및 하나의 상교차(또는 하교차) 세그먼트는대개 각각의 di 간격만큼 사용된다.
제1도에 도시된 실시예는 배열내의 다른 라인에 가장 이웃한 혼선을 감소(및 최소화)시키는 특별 도해도이다. 제2도는 각각의 간격에서 3중 교차를 갖는 본 발명에 따르는 유사한 유리한 결과를 얻는 것에 대한 또다른 실시예(200)를 도시한다.
본 발명은 특별한 실시예로 상세히 설명되었지만, 여러가지 변형이 본 발명의 범위를 벗어남이 없이 만들어질 수 있다.

Claims (3)

  1. 도통하는 라인 배열을 포함하는 반도체 집적 회로에 있어서, 각각의 라인(1)은 각각의 라인을 따라 여러 위치에서 다른 라인(2, 6, 10…)중 다른 하나의 한 측부상에 위치된 이웃하는 라인을 갖는 것을 특징으로하는 반도체 집적 회로.
  2. 제1항에 있어서, 각각의 라인은 각각의 라인을 따라 여러 위치에서 다른 라인중 다른 하나의 다른 측 부상에 위치된 이웃하는 라인을 갖는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 배열의 한 위치에서 짝수-번호 라인은 라인방향을 횡단하는 제1방향으로 전진하며 홀수-번호 라인은 라인방향을 횡단하는 제2방향으로 전진하며, 제2방향은 제1방향과 반대인 것을 특징으로 하는 반도체 집적 회로.
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