KR900006543B1 - 저전압 디지탈 투 아날로그 변환기용 입력레벨 시프트회로 - Google Patents

저전압 디지탈 투 아날로그 변환기용 입력레벨 시프트회로 Download PDF

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Abstract

내용 없음.

Description

저전압 디지탈 투 아날로그 변환기용 입력레벨 시프트회로
제1도는 본 발명의 주제인 디지탈 투 아날로그 변환기(digital to analog conberter)의 부분적 개략도.
제2도는 제1도의 회로에 의하여 발생된 아날로그 합(sum)전류를 수신하는 출력 증폭기회로의 개략도.
제3도는 제2도 회로의 동작을 기술하는데 유용한 도.
제4도는 베이스 전류와 콜렉터 전류의 함수로써 NPN 트랜지스터의 콜렉터 투 에미터 파괴(breakdown) 특성 을 나타낸 다이어그램 .
* 도면의 주요부분에 대한 부호의 설명
5 :제1트랜지스터 6: 제2트랜지스터
10: 전류원 트랜지스터 14: 입력 다이오드
17: 풀업 저항기 18: 제 3트랜지스터
19: 레벨 시프트 저항기 24: 합도체
31: 보상 전류원수단
본원은 저전압 집적회로 디지탈 투 아날로그 변환기, 특히 입력레벨 시프트회로에 관한 것이다.
각종 디지탈 투 아날로그 변환기회로가 알려졌다. 기술수준이 발전함에 따라 정확도와 보다 큰 대역폭(즉 동작속도)을 증가할수 있으며 상당히 낮은 크기의 전력공급전압에서 동작할수 있는 단결정 디지탈 투 아날로그 변환기(DAC)가 개발되었다. 그럼에도 불구하고 상기 분야에서 보다 많은 개선이 보다 광범위한 저가의 생산품에 사용될수 있도록 경제적 실용화를 도모함으로써 DAC의 시장을 확장하기 위해서 크게 요망되고 있다. 따라서 단결정 집적회로를 제공하는 것, 특히 매우 낮은 크기의 전원전압에서 뿐만 아니라 매우높은 진폭의 전원전압에서도 동작할수 있는(소정의 사양내에서)단결정 DAC를 제공하는 것이 크게 요망되고 있다. 집적회로에서 이러한 능력을 갖추는 것 특히 단결정 DAC에서 이러한 능력을 갖추는 것은 회로설계상 각종 어려움을 수반한다. 예컨대 저전원전압에서 동작할수 있는 능력을 제공하는 것은 "최악의 경우" TTL 입력신호에 응하여 적절한 내부동작 전압을 발생해야 한다는 문제를 자주 야기한다. 또한 저전원전압의 사용은 통상 요구되는 최대출력 전압을 발생시키는 것을 어렵게 한다.
"헤드룸(head room)"이란 용어가 전원전압 진폭의 어느 하나 또는 양자가 낮을때 예컨대 +4.75V 또는 -4.75V일때 집적회로에서 적합한 출력신호 레벨을 획득하는 문제를 표현하기 위하여 동분야에서 숙련된 기술자에 의하여 이따금 사용되고 있다. 저포지티브 전원전압이 사용될때 회로가 "헤드룸"을 거의 갖지 않는다면 적당한 고출력 전압을 발생하는 것은 어렵다. 네거티브 전압이 저전압일때 동일한 것은 네거티브출력에 대하여 참이다. 콘 포지티브 출력 스욍(swing)에 대하여 NPN 풀업 트랜지스터의 에미터 투 베이스 전압은 "헤드룸"에 포함되어야만 되며 종래회로단은 NPN 풀업 트랜지스터의 베이스를 구동하기 위하여 제공되어야만 한다. 최신의 고속 저전력회로에 대하여 동분야의 숙련자는 회로의 종래단이 NPN 풀업 트랜지스터의 베이스를 구동하는 신호를 발생하는데 필요한 각종 에미터 투 베이스 전압강하 및 콜렉터 투 에미터 전압강하를 제공하기 위하여 적당한 "헤드룸"이 요망된다는 것을 인정하고 있다. 유사한 조건이 NPN풀다운(pulldown) 트랜지스터에 적용된다.
전원전압(+Vcc 및/또는 -Vcc)이 매우 높은 진폭 레벨 예컨대 +15 내지 +18V(또는 -15 내지 -18V)에 있을때 어떤 동작조건 동안에 풀업 및 풀다운 트랜지스터의 콜렉터 투 에미터 파괴전압은 초과하기쉽다. 이것은 전형적으로 그들이 온될때 풀업 및 풀다운 트랜지스터의 정상 콜렉터 투 에미터 파괴전압이 전형적 고속 바이폴러 제조공정에 대하여 대체로 20볼트이며 풀업 및 풀다운 트랜지스터의 콜렉터 투 에미터 전압이 +Vcc가 +15볼트 이상이머 -Vcc가 -15볼트 이하이면 상기의 값을 초과하기 때문에 발생하기 쉽다. 이 문제를 극복하기 위하여 트랜지스터와 제너 다이오드 등의 추가적 액티브 장치가 풀업 및 풀다운트랜지스터에 직렬로 제공되어 풀업 및 풀다운 트랜지스터에 인가되어 그들을 파괴시키는 콜렉터 투 에미터 과전압의 일부를 흡수하도록 한다. 제너 다이오드 전압강하와 콜렉터 투 에미터 전압강하의 양자(both)가 고전원전압이 푸시풀(push-pull)출력회로에 인가될때 발생하는 파괴를 피하도록 풀업 및 풀다운 트랜지스터와 직렬로 제공된다.
이러한 추가적 회로를 제공하는 것은 회로설계를 대단히 복잡하게 하여 회로의 제작비를 크게 하며 혼히 그의 속도를 감소시키고 그의 전력소비를 증가시키며 적당한 출력 신호레벨을 얻는데 필요한 "헤드룸"을 줄인다. 단결정 집적회로의 회로 설계자가 직면하는 또다른 속박(constraint)은 칩이 수용되어야 할 경제적패키지의 제한된 수의 핀 또는 리드이다. 단결정 DAC에 대하여 단결정 DAC의 실용적 응용에서 요구되듯이 비트전류의 정확한 조정을 실행하기 위하여 전위차계 등 외부소자의 연결능력을 갖추는 것이 자주 요망된다. 단결정 집적회로내에 큰 내부 필터 콘덴서의 제공은 집적회로 콘덴서에 대하여 요구되는 큰 양의 칩영역으로 인하여 비 실용적이기 때문에 잠음신호의 여파를 실행하기 위하여 외부 콘덴서를 부착하는 것이 또한 요망된다.
따라서 이들 목표를 수행하기 위하여 최소의 회로 복잡성을 가지며 최소영역 단결정 칩영역을 요구하면서 광범위한 전력공급전압에 대하여 특정된 고속에서 동작할수 있는 회로를 제공하는 것을 가능케 할수 있는 개선된 회로 설계기술과 구조에 대한 계속적인 필요성이 존재한다.
높은 크기 및 낮은 크기의 전력공급전압으로부터의 동작능력을 갖추고 있으며 포지티브 및/또는 네거티브 전력공급전압 크기가 낮을때 가능한 최고신호 전압 레벨을 발생하기 위히여 최소 헤드룸으로 동작할수 있는개선된 증폭기 출력구조에 대한 특별한 필요성이 존재한다.
단결정 회로 설계자가 항상 직면하는 또다른 주문제는 상기 요건을 층족해야 할 뿐만 아니라 광범위한 온도에 걸쳐서 이들을 충족시켜야만 하는 회로 설계상의 어려움이다.
종래 DAC는 상당히 큰 네거티브 전원전압을 가지며 이로부터 비트전류를 결정하는 정밀저항기 양단 전압을 개발하도록 하며 이로부터 디지탈 입력에 응하여 아날로그 출력전류를 발생하도록 비트전류를 선택적으로 합하는 전류스위치를 동작하도록 한다. 일부의 종래 DAC는 대개 7볼트의 파괴전압을 갖는 제너 다이오드를 사용하여 TTL 입력레벨을 비트전류 스위치를 제어하는데 요구되는 저전압 레벨로 떨어 뜨린다.만약 네거티브 전원전압이 제너 다이오드 파괴전압 보다 크기에 있어서 실제로 더 크지 않다면 이와같은 기술은 사용될 수 없다. 비록 저항레벨 시프팅(shifting) 기술이 여러가지 목적으로 사용되었을지라도 공정의 다양성으로 인하여 전압레벨 시프트의 부적절한 제어와 스위칭 속도의 손실 때문에 일정 전압레벨 시프팅이 단결정 집적회로에서 요구될 경우에 이들 기술이 사용될수 없다.
본 발명의 목적은 레벨 시프트회로가 제조공정 변동, 전력공급전압 변동, 및 동작온도상 변화에 영향이적은 DAC의 비트전류 스위치를 구동하는 개량의 저전압, TTL 콤패티블(compatible)레벨 시프트회로를 제공하는 것이다.
본 발명은 디지탈 투 아날로그 변환기의 디지탈 입력단자에 접속된 캐소드와 NPN 에미터 폴로워 트랜지스터의 입력에 접속된 애노드(anode)를 갗추고 있으며, 및 풀업 저항기에 의하여 제1기준전압에 접속된 애노드를 갖춘 다이오드를 포함하는 TTL 콤패티블 입력레벨 시프트회로를 제공한다. 레벨 시프트 저항기는 NPN 에미터 폴로워 트랜지스터의 에미터와 레벨 시프트 저항기에 흐르는 전류가 제조공정 파라미터의 변동과 동작온도의 변동에도 불구하고 레벨 시프트 저항기와 대체로 일정한 전압강하를 발생하도록 하는 보상전류원 회로 사이에 접속된다. 레벨 시프트 저항기의 저전압 단자는 에미터 결합 NPN 트랜지스터 쌍중 1트랜지스터의 베이스에 접속된다. 에미터 결합 쌍중 다른 트랜지스터의 베이스는 제2기준 전압에 접속된다. 에미터 결합 NPN 트랜지스더 쌍은 디지탈 입력레벨이 낮으면 비트전류를 출력전류합(sum) 노드로 스위치하고 디지탈 입력레벨이 높으면 접지도체로 스위치한다.
제1도와 2도에서 디지탈 투 아날로그 변환기(1)는 비트회로(3A)등의 다수의 개별 "비트회로"에 연결되는 입력단자(2)등의 다수의 디지탈 입력단자를 포함한다. 예컨대 DAC(1)가 16비트 DAC이면 3A와 같은 16개의 "비트회로"와 입력단자(2)등의 16개의 개별 디지탈 입력단자가 있다. 제1도에서는 1비트회로(3A)만이 상세히 기술되었다. 비트회로(3A)는 상기 DAC(1)에서 최상위 비트이다.
3B등의 나머지 비트회로는 다음에 기술되는 비트전류 조정회로에 반드시 연결될 필요가 없다는 것을 제외하고는 비트회로(3A)와 유사하다. 종래 R-2R 저항기 래더 회로쌍에 의한 적당한 2진 비트전류 스케일(scale)은 공지이므로 도시하지 않았다.
비트전류(3A)는 -Vcc(네거티브 공급전압 도체)와 도체(11)사이에 접속된 정밀저항기(12)를 포함한다. 도체(11)는 NPN "전류원" 트랜지스터(10)의 에미터에 접속된다. 비트회로 각각의 전류원 트랜지스터(10)의 베이스는 도체(13)에 접속되며 이겻은 그 위에 온도보상 바이어스 전압(VB2)을 발생한다. 각 비트회로의 전류원 트랜지스터(10)의 콜렉터는 도체(9)에 연결되며 상기 도체는 "에미터 결합쌍"을 구성하는 2NPN트랜지스터의 에미터에 연결된다. 트랜지스터(5,6)는 비트전류 스위치로서 기능을 한다. 비트전류 스위치트랜지스터(5)의 콜렉터는 접지에 연결되며 비트전류 스위치 트랜지스터(6)의 콜렉터는 전류 합도체(24)에 연결된다. 도체(24A)는 종래방식으로 접속되어 R-2R 저항기 래더회로내의 다른 비트전류를 수신한다. 트랜지스터(5)의 베이스는 도체(8)에 의하여 VA에 의해 제어되는 전압레벨을 비트전류 스위치 트랜지스터(5)의 베이스의 정상동작을 위해 요구되는 레벨로 떨어뜨리는 레벨 시프트회로로 연결된다. 비트회로 각각에 대하여 비트전류(IBIT)는 전류원 트랜지스터(10)에 의하여 저항기(12)내에 공급되며, 트랜지스터(5)의 베이스가 하이일때 접지로 스위치되거나 트랜지스터(5)의 베이스가 저전압에 있을때 전류 합도체(24)로 입력된다. 비트전류 모두의 합은 아날로그 출력전류(IOUT)이다. IOUT)는 제2도에 도시된 고이득 차동증폭기(71)의 네거티브 입력에 인가된다.
바이어스 전압(VB1)은 (3A)등의 비트회로의 각각의 비트전류 스위치 트랜지스터(6)의 베이스에 인가된다. 종래의 온도추적 바이어스회로는 도체(7)에 인가되는 바이어스 전압(VB1)을 제공하기 위하여 당업계의 숙련자들에 의하여 용이하게 제공될 수 있다.
비트회로의 각각은 다이오드(15), 풀업 저항기(17), NPN 에미터 폴로워 트랜지스터(18), 레벨 시프트저항기(19), 및 온도보상 전류원 회로(31)를 포함하는 입력레벨 시프트키로를 포함한다.
TTL 콤패티블(compatible) 입력전압(VA)은 그의 콜렉터와 베이스가 도체(16)에 의하여 풀업 저항기(17)와 NPN 트랜지스(18)에 접속되는 다이오드 접속된 NPN 트랜지스터(15)의 에미터에 인가된다. 저항기(17)의 상측 단자는 적당한 기준전압(VREF1)에 연결된다. 트랜지스티(18)의 콜렉터는 +Vcc에 접속되며 그의 에미터는 니크롬 저항기(19)에 의하여 도체(8)에 연결된다. 도체(8)는 전류원(31)의 NPN 트랜지스터(20)의 콜렉터에 접속된다.
전류원 회로(31) 자체는 NPN 전류 미러(mirror)회로의 1출력이며 그것은 에미터 저항기(21,28,29)를 각각 갖춘 NPN 트랜지스터(20,23,27)를 포함한다. 트랜지스터(20,27)의베이스는 그의 베이스가 도체(30)에 의하여 트랜지스터(27)의 콜렉터에 연결되는 트랜지스터(23)의 에미러에 연결된다.트랜지스터(27)의 콜렉터에 공급되는 전류는 트랜지스터(20)의 콜렉터에서의 전류(ILS)를 정정하며 또한 도시되지 않은 다른 비트회로내에서(20)등의 회로에서의 전류를 결정한다. 트랜지스터(27)에어의 전류는 별개의 PNP 전류 미러회로(32)에 의하여 결정된다. PNP 전류 미러회로(32)는 PNP 트랜지스터(37)의 에미터에 연결된 그들의 베이스를 갗는 PNP 트랜지스터(33,34)를 포함한다. 트랜지스터(37)의 베이스는 PNP 트랜지스터(34)의 콜렉터에 연결된다. 트랜지스터(33,34)의 에미터는 에미터 저항기(35,36)에 의하여 +Vcc에 접속된다. 트랜지스터(34)를 흐르는 전류 따라서 미러회로(31)의 트랜지스터(33)와 트랜지스터(27)를 흐르는 전류는 레벨시프트회로(14)의 상기 니크롬 저항기(19)의 형태와 구조에 비례 정합하는 정밀 니크롬 저항기(40)에 의하여 결정된다. 저항기(40)는 NPN 트랜지스터(38)의 에미터와 -Vcc 사이에 연결된다. 트랜지스터(38)의 콜렉터는 PNP 트랜지스터(34,37)의 콜렉터와 베이스에 각각 접속된다.
트랜지스터(38)의 베이스는 도체(39)에 의하여 그안에 전류원(68)이 온도보상 다이오드(64,66)와 포지티브 온도계수 제너 다이오드(65)를 포함하는 콤포넌트의 스트링(string)을 바이어스하는 전압기준회로(63)에 포함된 제너 다이오드(65)의 캐소드에 접속된다.
도체(39)는 또한 NPN 트랜지스터(42)의 에미터와 -Vcc 사이에 연결된 니크롬 저항기(41)를 갖는 NPN 트랜지스터(42)의 베이스에 접속된다. 니크롬 저항기(41)는 제2도를 참고로 하여 다음 기술하지만 저항기(97)에 비례 정합된다. 트랜지스터(42)의 콜렉터는 PNP 전류 미러회로(32)에 대체로 유사하며 베이스가 트랜지스터(42,43)의 콜렉터에 접속된 PNP 트랜지스터(46)의 에미터에 접속된 그들의 베이스를 갖는 PNP 트랜지스터(43,44)를 포함하는 제2PNP 전류 미러회로(45)에 접속된다. (44)의 에미터가 저항기(102,101)에 의하여 각각 +Vcc에 연결된다. 트랜지스터(44)의 콜렉터는 도체(25)에 의하여 제2도를 참고로하여 다음에 기술되는바와 같이 바이어스 제어회로(70)에 접속된다.
제1도는 또한 도체(13)에서 상기 바이어스 전압(VB2)을 발생하며 DAC(1)의 비트회로중 하나(또는 그이상)의 정확한 비트전류 조정을 수행하는 회로(78)를 포함한다. 회로(78)는 기준전압 도체(67)에 연결된 그의 베이스와 500Ω저항기(61)에 의하여 도체(49)에 결합된 에미터를 갖는 NPN 에미터 폴로워 트랜지스터(62)를 포함한다. 도체(49)는 6.15kΩ 저항기(59)에 의하여 도체(60)에 연결되며 도체(60)는 3.35kΩ저항기(58)에 의하여 도체(57)에 연결된다. 도체(57)는VBE멀티플라이어 회로(53)에 의하여 -Vcc에 연결된다. VBE멀티플라이어 회로(53)는 에미터가 -Vcc에 연결되며 그의 베이스는 저항기(56)에 의하여 -Vcc에 연결되고 또한 저항기(55)에 의하여 그의 콜렉터에 연결되는 NPN 트랜지스터(54)를 포함한다. 트랜지스터(54)의 콜렉터는 도체(57)에 연결된다.
도체(60)는 그의 에미터가 저항기(52)에 의하여 -Vcc에 연결되는 NPN 트랜지스터(51)의 베이스에 연결된다. 트랜지스터(51)의 에미터는 또한 VB2도체(13)에 연결된다.
도체(49)는 외부 필터 콘덴서(50)에 의하여 -Vcc와 결합된다. 도체(49)는 외부 전위차계에 의하여 -Vcc에 결합된다. 전위차계(48)는 저항기(47)에 의하여 도체(11)에 연결되는 가변저항 단자(48A)를 갖는다.
제2도에서 상기 차동증폭기(71)는 접지에 연결된 그의 포지티브 입력을 갖는다. 그의 출력이 참조번호(69)로 표시된 푸시풀 유니티(unity) 이득출력단에 접속된다 . 증폭기(71)의 회로는 전적으로 공지이며 당업계의 숙련자에 의하여 용이하게 제공된다.
각종 전형적 저전력, 고이득 차동증폭기 회로가 증폭기(71)를 실현하기 위하여 이용될 수 있다.
증폭기(71)의 출력은 그의 에미터가 도체(73)에 연결되며 그의 콜렉터가 도체(89)에 의하여 NPN 풀다운트랜지스터(87)의 베이스와 저항기(90)에 의하여 -Vcc에 연결되는 PNP 트랜지스터(72)의 베이스에 접속된다. 풀다운 트랜지스터(87)의 에미터는 저항기(88)에 의하여 -Vcc에 접속된다.
도체(73)는 그의 에미터가 에미터 저항기(74A)에 의하여 +Vcc와 결합되는 PNP 전류원 트랜지스터(74)의 콜렉터에 접속된다. 도체(73)는 또한 콜렉터가 +Vcc에 접속되는 NPN 풀업 트랜지스터(80)의 베이스에 연결된다. PNP 트랜지스터(72)는 NPN 풀업 트랜지스터(80)의 베이스를 구동하는 에미터 폴로워로서 동작을 한다. 풀업 트랜지스터(80)의 에미터는 24Ω저항기(81)에 의하여 출력전압이 발생하는 출력도체(82)에 접속된다. 외부 부하저항기(RL)는 참조번호(83)로 표시되어 있으며 도체(82)를 접지에 결합시킨다. 저항치(RF)를 갖는 피드백 저항기(86)는 출력도체(82)와 도체(24) 사이에서 결합된다·
2kΩ 저항기(84)는 풀업 트랜지스터(80)의 베이스와 출력콘덴서(82) 사이에 접속된다.다이오드(85)의 애노드(anode)는 도체(82)에 접속되고 그의 캐소드는 도체(73)에 연결된다.
특정온도에서 일정한 온도보상 바이어스 전류(IBIAS)는 PNP 전류 미러 트랜지스터(74)의 콜렉터에서 발생된다. 트랜지스터(74)는 PNP 트랜지스터(75)의 베이스와 PNP 트랜지스터(77)의 에미터에 접속된 그의 베이스를 갖는다. 트랜지스터(74)의 에미터는 저항기(74A)에 의하여 +Vcc에 접속된다. 트랜지스터(75)의 에미터는 저항기(76)에 의하여 +Vcc에 접속되며 트랜지스터(75)의 콜렉터는 도체(79)에 의하여 트랜지스터(77)의 베이스에 접속되며, 및 NPN 트랜지스터(92)의 콜렉터에 접속된다. 트랜지스터(74,75,77)는PNP 전류 미러회로를 형성하며 그의 전류는 제1도에 도시된 전류 미러회로(45)에 의하여 NPN 트랜지스터(93,95,96)를 포함하는 회로에 의하여 제어된다. 트랜지스터(74)의 에미터 영역은 트랜지스터(75)의 영역의 2배이며 IBIAS/2의 전류가 발생되어(트랜지스터(93)와 저항기(94)에 의하여) 트랜지스터(75)의 큘렉더로흐르며 상기 전류의 2배 즉 IBUS가 트랜지스터(74)의 콜렉터로 흐른다. 저항기(97)는 도체(25,98) 사이에 접속된다.
NPN 트랜지스터(92)의 베이스는 접지에 연결되며 그의 에미터는 트랜지스터(93)의 콜렉터에 접속된다. 트랜지스더(93)의 에미터는 저항기(94)에 의하여 -Vcc에 결합된다. 트랜지스터(93)의 베이스는 도체(25)에 의하여 다이오드 접속된 NPN 트랜지스터(95)의 콜렉터와 베이스에 접속된다. 다이오드 접속된 트랜지스터(96)는 트랜지스터(95)의 에미터에 접속된 콜렉터와 베이스를 가지며 그의 에미터는 도체(98)에 접속된다. 48Ω 저항기는 도체(98)와 -Vcc간에 접속된다.
제1도와 2도의 회로에 도시된 각종 소자의 예시치는 테이블 1에 도시되었다.
Figure kpo00001
다음에 제2도의 출력 푸시풀단(69)의 동작을 기술하겠다. 푸시풀(push-pull) 출력단(69)의 동작을 이해하는데 있어서 제1,2도의 회로 개략도로 표시된 단결정 DAC(1)는 NPN 트랜지스터의 "정상" 콜렉터 투 에미터 파괴전압(BVCEO)이 대략 18볼트 내지 22볼트인 "표준" 단결정 바이폴러 집적회로 제조공정으로 처리된다는 것을 깨닫는 것이 중요하다. 각종 저항기는 예컨대 박막 니크롬 저항기 또는 NPN 트랜지스터의 베이스영역이 형성되는 것과 동일한 동작중에 형성되는 확산 P형 저항기일 수 있다.
NPN 풀업 트랜지스터(80)는 NPN 풀다운 트랜지스터(87)가 VO O T를 -Vcc에 가까운 전압으로 끌어 올릴때 트랜지스터(80)에 인가되지 않는다면 초과 콜렉터 투 에미터 전압의 일부를 흡수하게 될 다른 회로와 직렬로 결합되는 것보다 오히려 +Vcc에 직접 접속되는 콜렉터를 가지며 VOUT와 +Vcc간의 차가 정상적 콜렉터 투 에미터 파괴전압을 초과한다.
여기서 사용되는 NPN 트랜지스터의 "정상(normal)"또는 "온(on)" 콜렉터 투 에미터 파괴전압은 상기트랜지스터가 "온"되는 것으로 고려되며 감지할수 있는 콜렉터 전류 에컨대 적어도 0 .1mA를 도통시킬때 콜렉터 투 에미터 파괴전압을 일컫는다.
본 발명의 중요한 특징에 따라 NPN 풀업 트랜지스터(87)는 적은 값(24Ω)의 저항기(88)에 의하여 -Vcc에 결합되는 에미터를 가지며, 풀업 트랜지스터(80)가 VOUT를 +Vcc에 가까운 값까지 끌어올리는 경우에 인가되지 않는다면 초과 콜렉터 투 에미터 과전압을 흡수할 추가회로를 통하지 않고 직접 출력도체(82)에 접속되는 콜렉터를 가지며, 및 VOUT와 -Vcc간의 차는 풀다운 트랜지스터(87)의 "정상" 콜렉터 투 에미터파괴 전압을 초과한다.
당업계의 숙련자는 대략 50μA 이상의 콜렉터 전류를 갖는 NPN 트랜지스터에서 콜렉터-베이스 공핍영역에서 발생하는 충격이온화(impact ionization)가 애바란치 현상을 초래하여 상기 트랜지스터(80 또는 87)의 파괴전압을 크게 줄인다는 사실을 알게 될 것이다.
콜렉터 투 에미터 파괴전압이 콜렉터 전류와 베이스 전류에 따라 변동하는 방식에 대하여 제4도를 참고로 하여 논의하겠다. 왜냐하면 이것을 이해하는 것이 제2도의 푸시풀 출력단의 동작을 이해하는데 도움이되기 때문이다. 제4도에서 풀업 트랜지스터(80)등의 전형적인 NPN 트랜지스터의 IC(콜렉터전류) 대 VCE(콜렉터 투 에미터)전압특성이 도시되었다. 커브(A)는 풀업 트랜지스터(또는 풀다운 트랜지스터 87)의 BVCED(베이스가 오픈되었었을때 콜렉터 투 에미터 파괴전압) 특성을 도시한 것이다. 수 μA를 초과하는 콜렉터 전류에 대하여 BVCEO는 약 20볼트이다. 커브(B)는 BVCES(베이스가 에미터에 단락되었을 경우 콜렉터 투 에미터 파괴전압) 특성이다. 수 μA(microampere) 이상의 콜렉터 전류에서 BVCES는 약 56볼트이다.당업계의 숙련자는 역 콜렉터-베이스 정션(junction) 누설전류가 트렌지스터의 베이스 영역에 홀러 들어가고 트랜지스터의 전류이득 "베타"로 곱해져서 크게 증폭원(수백배로) 콜렉터 전류를 발생하여 층격 이온화가 약 20볼트의 콜렉터 투 에미터 전압에서 발생하기 때문에 BVCEO가 BVCES보다 훨씬 더 낮다는 것을 알고 있다 . 이것은 급격한 애발란치 파괴를 야기하고 흔히 트랜지스터의 파괴 및/또는 다른해로운 영향을 야기한다.
커브(C,D,E,F)는 종래 곡선 트래이서(tracer)에 의하여 테스트될때 연속적으로 낮은 값의 정전류가 베이스와 2kΩ저항기를 흐를 경우 BVCER(베이스와 에미터간에 접속된 2kΩ 저항기에 의한 콜렉터 투 에미터 파괴전압)을 나타낸다. 따라서 제2도의 저항기(84,90)는 그들이 오프일때 풀업 트랜지스터(80)와 풀다운트랜지스터(87)의 콜렉터 투 에미터 파괴전압에 영향을 준다. 풀업 트랜지스터(80) 또는 풀다운 트랜지스터(87)가 오프되는 것은 이중 다른 하나가 고출력 전류를 공급하거나 싱크(sink)할때 제4도의 커브(A)에 의하여 명백하듯이 그의 콜렉터 투 에미터 파괴전압을 반드시 증가하지는 않는다는 것을 알수 있다. 트랜지스터를 오프 또는 대체로 오프(off)시킴과 더불어 패스(path)가 콜렉터-베이스 누설전류를 베이스 외부로 분기되어 베타증가를 방지하여 제4도의 곡선으로 표시된바와 같이 콜락터 투 에미터 파괴 전압이 BVCES을 향하여 증가하도록 한다. 이와 같은 배경하에서 본 발명의 푸시풀 회로의 동작이 진행될 수 있어 아날로그합 정신전류 또는 DAC 전류(IOUT)가 제로인 정지동작 조건하에서 VOUT는 제로 볼트이다.
다음에 실온에서 동작한다고 가정하면 IBIAS는 약 7mA이다. RL을 통과하는 전류는 제로이다.
풀업 트랜지스터(80)를 흐르는 전류(I4)는 0.5mA이고 저항기(84)를 통하는 전류(I4)는 약 0.35mA이다. 그러므로 풀다운 트랜지스터(87)내의 전류(I7)(I3와 I4의 합)는 약 0.85A이다.
I3는 약 0.35mA이고 I2도 0.35mA이다 (베이스 전류는 모두 무시한다고 가정한다). 그러므로 I6도 또한 약 0.35mA이다. 출력상태의 동작의 여러가지 예가 아래에서 기술될 것이다.
첫째 , 아날로그 전류(iOUT)(도체 24)가 VOUT가 +10볼트에서 구동되도록 충분히 큰 값을 가진다면 RL(R1.=5kΩ)을 흐르는 전류는 영입력치(quiescent value)에서 약 2mA로 증가된다.
RF를 통하여 전류 Iq는 1mA이다. 다음에 IOH는 3mA이다.우리의 컴퓨터 시물례이션 결과는 전류(I4)가약 2.6mA임을 보인다.
I3및 I1은 저항기(81) 양단의 전압강하와 트랜지스터(80)의 VBE의 증가 및 저항기(84) 양단이 전압강하에서의 대체로 동일한 증가로 인하여 약 0.4mA까지 증가된다.
이것은 I2를 일으키고 IBIAS가 출력전류의 변화에 대하여 일정하므로 I6이 약 0.3mA로 감소되어 트랜지스터(87)의 베이스와 -Vcc 사이의 전압은 약 0.6볼트로 감소되며 이것은 풀다운 트랜지스터(87)를 거의 오프되게 한다.
따라서 저항기(81)와 풀업 트랜지스터(80)의 에미터를 통하는 피드백은 풀다운 트랜지스터(87)를 근본적으로 오프시키는 풀업 트랜지스터(80)에 의하여 공급되는 출력전류상의 증가에 응하여 I2의 감소를 일으킨다.
I2의 이 같은 감소는 저저항(2kΩ) 분기저항기(90)의 전압강하는 콜렉터-베이스 역누설전류가 풀다운 트랜지스터(87)의 베이스 밖으로 홀러나가는 것을 허용하여 제4도에 도시된 바와 같이 그의 콜렉터 투 에미터 파괴전압을 실제로 증가시켜 저항기(90)의 충분히 낮은 전압을 초례한다.
우리의 컴퓨터 시물레이션은 이것이 풀다운 트랜지스터(87)를 흐르는 전류를 약 0 .2μA가 되어 그의 파괴전압을 크게 증가시킴을 보였다.
제 2예로서 RL을 5kΩ에서 무한대로 증가히키고 VOUT를 +10볼트로, 및 -Vcc를 +15볼트로, 및 -Vcc를 -15볼트로 하였을 경우에 우리가 행한 컴퓨터 시물레이션은 I4가 약 0.65mA이고 I3와 I1이 0.35mA에서 약간 증가하였으며 I2는 영입력치에서 약간 감소함을 보였다.
("최악의 경우" 즉 풀다운 트랜지스터(87)를 통하는 I7의 최고치는 RL이 무한대일때 발생한다). 이것은풀다운 트랜지스터(87)의 베이스상 순방향(forward) 바이어스 전압의 감소를 야기하고 약 20mA의 I7의 감소치로 된다.
이같은 I7의 최악 경우치는 전의 예와 비교하여 전류(I7)의 더 높은 값에도 불구하고 풀다운 트랜지스터(87)(제4도에 따라)에 인가되는 25볼트 콜렉터 투 에미터 전압을 초과하여 풀다운 트랜지스터(87)의 콜렉터 투 에미터 파괴전압을 증가한다.
제3예로서 IOUT의 입력치가 풀다운 트랜지스터 (87)를 온시키고 VOUT를 -10볼트로 떨어뜨린다고 가정한다. 이것은 풀업 트랜지스터(80)의 25볼트 콜렉터 투 에미터 전압을 발생한다.
접지에서 도체(82)로 RL을 통하여 흐르는 전류는 영입력치에서 약 2mA로 증가된다.RF를 통하여 도체(24)에서 도체(82)으로 흐르는 전류는 약 1mA이다. 풀다운 트랜지스터(87)를 흐르는 전류(I7/I3+IOU))는약 3.3mA이다.
풀다운 트랜지스더(87)에 의한 출력전류의 증가는 저항기(88)의 증가된 전압의 형태로 피드백되며 저항기(90) 전압에서 거의 동일한 증가가 되어 I2의 증가와 I1의 이에 대응하는 감소가 일어난다.
특히 I2는 0.4mA로 증가되어 I1따라서 I3가 약 0.3mA로 감소된다 .이것은 풀업 트랜지스터(80)의 베이스와 도체(82)간의 전압을 약 0.6볼트로 감소한다.
우리의 시물레이션은 이것이 풀업 트랜지스더(80)에서 약 0.5mA를 발생하여 그의 콜렉터 투 에미터 파괴 전압을 VOUT의 현재치에서 거기에 인가되는 25볼트 콜렉터 투 에마러 전압이상으로 증가항을 보였다. 다른 예로서 부하저항(RL)이 5kΩ에서 무한대로 증가하면 I7이 약 1.35mA인 것이 우러의 시물레이션의 성과에서 나타났다.
RF를 흐르는 피드백 전류는 여전히 1mA이다. I2는 0 35mA인 영입력치의 약간 위까지 증가하여I1따라서 I3가 약 0.3mA의 영입력치 약간 아래로 감소되게 한다.
저항기(84)의 감소된 전압은 약 40mA로 I4를 증가시킨다.이 조건에서 풀업 트랜지스터(80)의 콜렉터 투 에미터 파괴전압은 여전히 25볼트 이상이다.
다음에 동작온도의 증가가 출력단(69)의 상기 동작에 어떻게 영향을 미치는지 고려할 필요가 있다. 동작온도의 증가는 트랜지스터의 에미터 두 베이스 전압을 감소한다. 예컨대 영입력 조건에서 온도가 실온에서 +125℃로 증가할때 풀업 트랜지스터(80)의 VBE는 약 200mV 만큼 감소한다.
그러므로 IBIAS는 실온에서와 같은 풀업 트랜지스터(80)와 풀다운-트랜지스터(87)에서 동일한 영입력 전류로 유지할 만큼 충분히 감소되어야만 한다.
온도가 증가할때 풀업 트랜지스터(80)와 풀다운 트랜지스터(87)에서 영입력 전류의 급격한 감소를 피하기 위하여 제2도에 도사된 회로(70)는 제3도에 도시된 그래프에 따라 온도가 증가할때 IBIAS를 감소시킨다.
트랜지스터(74,75)를 포함하는 PNP 전류 미러회로는 IBIAS가 PNP트랜지스터(75)에 흐르는 전류의 2배가 되도록 한다.
제2도의 회로(70)가 온도가 증가할때 IBIAS를 감소하는 방식은 NPN 트랜지스터(92)가 광학적이며 트랜지스터(93)를 필요하다면 초과 콜렉터 투 에미터 전압으로부터 보호한다는 기능을 실행한다는 것을 알므로써 이해할 수 있다.
트랜지스터(93,95)의 에미터 기하학은 NPN 트랜지스터(93)의 에미터에서의 전압은 -25 내지 +125℃인 동작온도 범위에 걸쳐 다이오드 접속 트랜지스터(95)의 에미터에서의 전입과 대체로 동일하게 되는 것이 요구된다.
저항기(99)의 작은 전압강하에 더하여 다이오드 접속 트랜지스터의 전압강하가 저항기(94)의 전압강하와 대체로 동일하다.
다음에 제1도의 전류 미러회로(45)는 도체(25)를 흐르는 대체로 일정한 전류를 제공하여 전류가 다이오드 접속된 트랜지스터(95,96)를 포함하는 페스와 저항기(97)를 포함하는 패스 사이에서 분기된다.
온도가 증가할때 다이오드 접합 트랜지스터(95,96)의 에미터 투 베이스 전압이 감소한다. 이와 같은 감소는 저항기(94)의 전압에서의 감소를 초래하며, 따라서 IBIAS/2를 감소한다.
제2도에서 상측곡선(A)의 저항기(97)가 생략되면 IBIAS/2회로 동작의 우리의 시물레이션은 상기와 같은비율의 감소는 풀업 및 풀다운 트랜지스터(80,87)에서 일정한 영입력 전류를 유지하는데 충분치 않은 것을보였다.
저항기(97)를 추가하는 효과는 온도가 증가할때 제2도의 곡선(B)으로 표시된 바와 같이 IBIAS/2의 감소비율을 가속하는 것이다 저항기(97)는 도체(25)로부터의 전류의 일부를 다이오드 접속된 트랜지스터(95,96)로 분기하여 그 안의 전류밀도를 낮게 한다.
전류밀도의 이와 같은 감소는 온도에 대하여 트랜지스터(95,96)에서의 VBE변화의 비율을 증가한다. 이것은 저항기(94)의 전압의 보다 큰 감소비율을 초래하여 따라서 온도가 증가함에 따라 IBIAS/2의 보다 큰 감소비울을 가져온다.
바이어스 전류회로(70)의 순순한 효과는 큰 출력전류를 공급하거나 싱크하는 출력 트랜지스터(80 또는87)와 그에 연결된 저항기(84 또는 90)에 의하여 도통되는 전류(I1또는 I2)가 다른 트랜지스터와 그의 저항기를 "스타브(starve)하기에 충분히 높으므로 상기 스타브된 출력 트랜지스터의 콜렉터-베이스 역 누설전류를 상기 출력 트랜지스터의 베이스 밖으로 분기되도록 온도가 증가할때 충분히 IBIAS를 낮게 하는 것이다.
이것은 제4도의 종래의 토론에 따라 BVCEO값에서 저항기(84 또는 90)의 값에 의존하는 훨씬 더 높은값으로 상기 스타브된 출력 트랜지스터의 콜렉터 투 에미터 파괴전압을 높인다.
48Ω 저항기(99)는 처리와 온도변화에 관하여 24Ω 저항기(81,88)와 비례 정합된다. 저항기(94)는 처리와 온도변화에 관하여 저항기(84,90)에 비례 정합된다.
제1도의 PNP 전류 미러회로(45)에 의하여 도체(25)에 공급되는 전류의 양은 IBIAS/2 따라서 IBIAS를 제어한다.
그러므로 대체로 일정한 전류를 다이오드 접속된 트랜지스터(96)와 48Ω저항기(99)에 인가하는 것은 저항기(94)의 전압에 따라서 전류를 제어하여 온도의 존적전류 IBIAS/2가 저항기(94)에 흐르도록 한다.
PNP 전류 미러회로(74,75)가 IBIAS를 발생하도록 상기 전류를 배가하며 상기 전류는 전류(I1,I2)로 나눠어져 저항기(84,90)로 흐른다.
당분야에서의 숙련자는 상기 전류가 트랜지스터(80)와 저항기(81)가 대체로 일정하며 비교적 온도-독립적 전류를 발생하며 트랜지스더(87)와 저항기(88)가 대체로 일정하며 비교적 온도-독립적 전류(I7)를 발생하는 전류를 발생한다는 것을 인정한다. 유사동작이 비영입력 조건하에서 발생되며 고 또는 저욘도에서 출력전류를 공급하거나 싱크하지 않는 출력 트랜지스터의 콜렉터 전류가 너무 낮아 그의 콜렉터 투 에미터 파괴전압이 안전치로 상승된다.
제1도의 레벨 시프트 회로(14)의 동작에 대하여 기술하겠다. 도체(2)에 인가되는 AA의 저 TTL 레벨은다이오드 접속된 트랜지스터(15)의 에미터 투 베이스 전압에 의하여 시프트업(shift up)되며 그의 에미터가대체로 VA 볼트에 있는 에미터 폴로워 트랜지스터(18)의 베이스에 인가된다.
저항기(41)와 비례 정합된 례벨 시프트 레지스터(19)는 약 2볼트인 전압 시프트를 발생하며 비트전류 스위치 트랜지스터(5)의 베이스로 시프트된 저 TTL 입력전압을 인가한다.
VA는 "고(high)"이면 VREF1는 트랜지스터(18)의 베이스에 인가되며(다이오드(15)가 오프되기 때문이다)VREF1의 례벨이 저항기(19)에 의하여 시프트된다.
VB1과 VB2의 값에 대한 속박을 고려하여 -4.75볼트 정도로 작은 -Vcc의 값을 주는 문제는 레벨시프트 저항기(19)의 전압강하를 파라메타 변동과 -25에서 +125℃까지의 온도변동을 처리하는 정상범위에 걸쳐 대체로 일정하게 유지하는 방법이다.
파라메타 변동과 온도변동을 처리하는 상기 보상이 이루어질 수 없다면 회로(14)의 레벨 시프팅 기술은저전압 DAC에서 사용하는데 실용적이 아니다.
전류(LLs)(즉 레벨 시프팅 전류)가 저항기(19)의 전압강하를 대체로 일정하게 유지하도록 변동하는 방식은 입력전류가 트랜지스터(38), 저항기(40), 및 도체(39)상의 기준전압에 의하여 결정되는 PNP 전류 미러회로(32)에 의하여 NPN 전류 미러회로(31)를 구동하는 것이다.
당분야의 숙련자는 레벨 시프트 저항기(19)가 저항기(19)가 형성되는 각종 니크롬 에칭 처리상의 변동에 기인하여 또는 저항기(19)의 저항율을 정의하는 각종 파라메타상의 변동에 기인하여 저항변동을 가질 수 있다는 것을 알고 있다.
따라서 비례 정합되며 저항기(19)와 동일폭과 단자 구조를 갖는 저항기(40)는 PNP 전뮤 미러회로(32)를 흐르는 전류를 발생하는 데 사용되어 저항기(19)의 저항상 어떠한 공정으로 유도되는 변동이 PNP 전류 미러회로(32)용 저항기(40)에 의하여 발생되는 전류에서 대응하는 변동에 의하여 정합되며, 따라서 NPN 전류 미러 회로(31)에서도 또한 그러하며, 및 ILS에서도 동일하다.
외부 전위차계(48)에 의하여 비트전류를 조절하는 능력을 제공하기 위하여 제1도의 회로(78)는 온도가 변화하고 +Vcc또는 -Vcc가 변화될때 전류(IADJ)가 대체로 일정하게 되도록 한다.
회로설계상 조우하는 문제는 상기 능력을 구비하는 방법과 DAC(1)가 수납되는 하나의 패키지 리드만을사용하여 도체(13)상에 매우 낮은 잡음 바이어스 전압(VB2)을 제공하는 방법이다.
도체(49)에서 발생하는 전압은 다이오드 접속된 NPN 트랜지스터(64,66)의 에미터 투 베이스 전압과 VBE멀티플라이어(53)의 네거티브 온도계수, 및 제너 다이오드(65)의 포지티브 온도계수에 의하여 적당한 온도 보상이 된다.
제너 다이오드(65)는 16비트 DAC 등의 고정밀 DAC용 기준전압 도체상에 허용할 수 없는 큰 양의 잠음이 발생하므로 기준전압을 사용하기 전에 상기 잡음을 여과하여 제거하는 외부 콘덴서를 제공하여 도체(13)상에서 전압(VB2)을 발생하는 것이 바람직하다.
이상적으로 외부 필터 콘덴서의 접속용 최상의 고 임피던스점은 에미터 폴로워 트랜지스터(51)의 베이스에서 그것을 접속하는 것이다.
다음에 상기 에미터 폴로워 트랜지스터(51)의 베이스와 도체(67)상의 고잡음 기준전압간의 높은 값의 저항(저항기(59,61))은 필터 콘덴서와 결합하여 저역 RC 필터를 형성한다.
48 등의 외부 전위차계를 연결하는 이상적인 곳은 그것을 도체(67)에 기준이 되는 그의 베이스 전극을 갖는 에미터 폴로워 트랜지스터로 접속하는 것이다.
불행하게도 상기의 "이상적"접근은 2패키지 리드를 필요로 한다.
외부 전위차계(48 등)를 에미터 폴로워 트랜지스터(51)(외부 필터 콘덴서를 접속하는 이상점)에 부착하는 것은 콘덴서(60)의 비허용 로딩(loading)을 초래하는 VB2상의 변동을 야기한다.
제1도에 도시된 회로는 에미터 폴로워(62)와 도체(49)간의 50Ω저항기(61)를 갖춤으로써 상기 논란의 요구조전을 효율적으로 해결한다.
상기 500Ω저항은 외부 필터 콘덴서(50)가 에미터 플로워 트랜지스터(62)의 매우 낮은 에미터 저항으로 출현하는 것을 방지하며 0.1μF의 값을 갖는 비교적 적은 콘덴서와 함께 도체(49)상의 잡음의 효율적인 필터링(filtering)을 허용한다.
1MΩ 이상인 전위차계(48)용 저항에 대해서 도체(49) 상에 효율적인 부하가 무시된다.
본 발명은 특정실시예를 참고로 하여 기술하였지만 당업계에서 통상의 지식을 가진 자는 본 발명의 기술사상의 범위내에서 상기 실시예에 대한 각종 변형 실시예를 극히 용이하게 실시할 수 있다.
예컨대 제1도의 도체(70)상의 VB1이 소정방식으로 온도에 따라 변동된다면 레벨 시프트 저항기(19)의 대체로 일정한 레벨 시프트가 동일한 방식으로 변동되게 행할 수 있다.

Claims (7)

  1. (i) 비트 전류를 합도체(24)로 스위치하도록 디지탈 입력 신호(VA)에 응답하며, 전류원 트랜지스터(10)의 콜렉터에 결합된 에미터를 갖는 제1(5) 제2(6) 트랜지스터를 포함하는 비트전류 스위치 회로(5,6)에 연결된 콜렉터와 저항기(12)에 연결된 에미터를 갖는 전류원 트랜지스터(10)를 통해 흐르는 비트회로의 비트전류를 결정하는 저항기(12)를 각각 포함하는 다수의 비트회로(3A,3B), 및 (ii) 바이어스 전압(VB2)을 발생하여 그것을 각각의 비트전류 스위치회로(5,6)의 제2트랜지스터(5)와 베이스에 인가하는 바이어스 회로를 포함하는 디지탈 투 아날로그 번환기에 있어서, (a) 디지탈 입력신호(VA)에 응하는 캐소드와 풀업 저항기(17)의 제3트랜지스터(18)의 베이스에 접속된 애노드(anode)를 갖춘 입력 다이오드(15); (b) 제3트랜지스터(18)의 에미터에 졀합된 1단자와 비트전류스위치회로(5,6)의 제1트랜지스터(5)의 베이스에 결합원 제2단자를 갖춘 레벨 시프트 저항기(19); 및 (c) 레벨 시프트 전류(ILS)를 레벨 시프트 저항기(19)를 통하여 흐르게 하고 그것이 온도와 제조 파라베터의 변동으로 인한 레벨 시프트 저항기(19)의 저항의 변동에도 불구하고 레벨 시프트 저항기(l9)의 대체로 일정한 전압강하를 일으키도록 레벨 시프트 전류(ILS)를 변화하는 레밸 시프트 저항기(19)의 제2단자에 결합된 보상전류원 수단(31,32,45)의 결합으로 구성되는 각각의 개선된 비트회로를 특징으로 하는 디지탈 투 아날로그 변환기.
  2. 제l항에 있어서, 제1,제 2 및 제3트랜지스더가 NPN 트랜지스터인 것을 특징으로 하는 디지탈 투 아날로그 변환기.
  3. 제2항에 있어서, 보상회로는 제5NPN트랜지스터(27)의 베이스에 접속된 그의 베이스를 갖는 제 4NPN트랜지스터(20)를 포함하는 NPN 전류 미러회로(31)를 포함하며, 제4(20) 및 제5(27) NPN 트랜지스터의 에미터가 제1 전력 공급전압도체(-Vcc)에 접속되며, 레벨 시프트 전류(ILS)가 제5NPN트랜지스터(27)의 콜렉터(30)에 흐르는 제1제어 전류에 응하여 제4NPN 트랜지스터(20)의 콜렉터에 흐르는 것을 특징으로 하는 디지탈 투 아날로그 변환기· ·
  4. 제 3항에 있어서, 보상회로 수단에 제2PNP 트랜지스터(34)의 베이스에 접속된 그의베이스를 갖는 제1PNP 트랜지스터(33)를 포함하는 PNP 전류 미터(mirror) 회로(32)를 포함하며, 제1(33) 및 제2(34) PNP 트랜지스터가 제2 전력 공급전압도체(+Vcc)에 결합된 그들의 에미터를 갖추고 있으며, 제1제어 전류가 제2PNP 트랜지스터(34)의 콜렉터에 흐르는 제2제어 전류에 응하여 제1PNP 트랜지스터에 흐르는 것을 특징으로 하는 디지탈 투 아날로그 변환기.
  5. 제4항에 있어서, 보상회로 수단이 기준잔압 도체(39)상에 기준전압을 제공하는 수단을 포함하여, 제6트랜지스터(38)가 기준전압 도체(39)에 접속된 베이스와 전류제어 저항기의 일단자에 결합된 에미터를 갖추고 있으며, 전류 제어 저항기(40)의 다른 단자가 제1전력 공급전압도체(-Vcc)에 결합되며, 전류제어저항기(40)가 레벨 시프트 저항기(19)와 동일한 형으로 제조되어 그겻에 비례 정합되며, 제6NPN 트랜지스터(38)가 전류제어 저항기(40)와 제1전력공급 전압(-Vcc)과 협조하여 전류제어 저항기(40)에 흐르는 제어 전류를 발생하는 겻을 특징으로 하는 디지탈 투 아날로그 변환기
  6. (a) 입력레벨(VA)을 입력 스의치회로(14)의 일단자에 인가하여 입력스위치의 제2단자(16)에서 제1또는 제2신호 레벨을 발생하는 단계; (b) 입력 스위치회로의 제2단자(16)에서의 신호레벨을 레벨 시프트 저항기(19)의 제1단자(8)에 접속된 에미터를 갖춘 제1트랜지스터(18)의 베이스에 인가하는 단계; (c)레벨 시프트 저항기(19) 양단의 대체로 일정한 전압강하를 발생하도록 레벨 시프트 저항기(19)를 통하여 레벨 시프트 전류(LLs)를 도통(conduct)하고, 및 온도변동 및 레벨 시프트 저항기(19)의 제조 파라메터의 변동으로 인하여 레벨 시프트 저항기(19)의 저항변동을 보상하여 전압강하가 대체로 상기 변동에 무관하게 되는 것을 확보하도록 레벨 시프트 전류(ILS)를 조정하는 단계 ; (d) 제1(5) 및 제2(6) 에미터 결합 트랜지스터의 어느 한쪽을 통하여 비트 전류(I)를 스위치하도록 레벨 시프트 저항기(19)의 제2단자(8) 상에 발생된전압을 비트전류 스위치회로의 입력에 인가하는 단계로 구성되는 디지탈 투 아날로그 변환기 회로에서의 비트전류 스위칭 방법.
  7. 제6항에 있어서, 레밸 시프트 저항기(19)와 동일형이며 레벨 시프트 저항기(19)와 비례 정합되는 제어 저항기(40) 양단에 대체로 일정한 전압강하를 발생하고, 및 제어회로 사용하여 레벨 시프트 전류(ILS)를 발생하는 전류 미러 회로(31,32)를 구동함에 의하여 제어 전류를 발생하는 단계를 포함하는 디지탈 투 아날로그 회로에서의 비트전류 스위칭 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646709B2 (ja) * 1985-02-28 1994-06-15 キヤノン株式会社 デジタル・アナログ変換器
US4714871A (en) * 1986-12-18 1987-12-22 Rca Corporation Level shifter for a power supply regulator in a television apparatus
JPH02309719A (ja) * 1989-05-24 1990-12-25 Matsushita Electric Ind Co Ltd カレントミラー回路
US5079552A (en) * 1990-01-11 1992-01-07 U.S. Philips Corporation Digital-to-analog converter
JPH05129959A (ja) * 1990-07-03 1993-05-25 Fujitsu Ltd デジタル・アナログ変換器
JP2705584B2 (ja) * 1994-08-12 1998-01-28 日本電気株式会社 アナログ演算装置
US5745065A (en) * 1997-04-07 1998-04-28 Holtek Microelectronics, Inc. Level-shift type digital to analog converter
KR100401496B1 (ko) * 2000-12-29 2003-10-17 주식회사 하이닉스반도체 파워업 신호 발생 회로
US7116253B2 (en) * 2003-08-05 2006-10-03 Stmicroelectronics N.V. Radio frequency digital-to-analog converter
US9490794B1 (en) * 2015-04-21 2016-11-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic shutdown protection circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5938773B2 (ja) * 1974-01-10 1984-09-19 株式会社東芝 レベルシフト回路
US4556870A (en) * 1977-04-07 1985-12-03 Analog Devices, Incorporated A-To-d converter of the successive-approximation type
JPS5952573B2 (ja) * 1979-08-31 1984-12-20 株式会社東芝 レベルシフト回路
US4543561A (en) * 1980-02-12 1985-09-24 Analog Devices, Incorporated Single-supply IC digital-to-analog converter for use with microprocessors
US4423409A (en) * 1981-04-03 1983-12-27 Burr-Brown Research Corporation Digital-to-analog converter having single-ended input interface circuit
JPS6055723A (ja) * 1983-09-07 1985-04-01 Hitachi Ltd 電流切換回路

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GB2175165A (en) 1986-11-19

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