KR900001214A - 마이크로 프로세서 제어시스템을 이용한 팩시밀리용 화상 데이타의 축소회로 - Google Patents

마이크로 프로세서 제어시스템을 이용한 팩시밀리용 화상 데이타의 축소회로 Download PDF

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KR900001214A
KR900001214A KR1019880008030A KR880008030A KR900001214A KR 900001214 A KR900001214 A KR 900001214A KR 1019880008030 A KR1019880008030 A KR 1019880008030A KR 880008030 A KR880008030 A KR 880008030A KR 900001214 A KR900001214 A KR 900001214A
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Abstract

내용 없음

Description

마이크로 프로세서 제어시스템을 이용한 팩시밀리용 화상 데이타의 축소회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 시스템 블럭도.
제4도는 제1도중 데이타 축소부의 회로도.

Claims (2)

  1. 마이크로 프로세서 제어시스템을 이용한 팩시밀리용 화상원고 데이타 축소 회로에 있어서, 시스템을 제어하는 중앙처리장치(10)와, 상기 제어부(10)에 저장된 데이타를 직렬 화상데이타로 변환하는 동시에 화상 데이타에 동기된 클럭을 발생하는 데이타 입력부(20)와, 축소 배율 패턴을 저장하고 있으며 상기 데이타 입력부(20)의 클럭 및 중앙처리장치(10)의 라인 클럭을 받아 지정 배율에 따라 현 화상 데이타의 수평 및 수직 방향 축소 유무를 나타내는 제어신호를 발생하는 데이타 제어부(30)와 상기 데이타 제어부(30)의 축소 제어신호 상태에 따라 상기 데이타 입력부(10)의 화상 데이타에 대한 클럭을 지정된 배율로 축소하는 데이타 축소부(40)와, 상기 데이타 축소부(40)의 출력을 병렬 변환하여 축소된 화상 원고 데이타를 출력하는 데이타 출력부(50)로 구성됨을 특징으로 하는 화상데이타 축소회로.
  2. 제1항에 있어서, 데이타 축소부(40)가 직렬 화상데이타를 입력하여 반전클럭에 동기된 현재 및 다음 상태의 제1 및 제2화상데이타를 출력하는 데이타 입력수단과, 상기 축소 제어신호를 클럭에 동기시켜 화상데이타를 축소하기 위한 클럭을 발생하는 축소 클럭 발생수단과, 상기 축소 제어신호 발생시 제1데이타와 제2데이타의 논리상태를 비교항 축소할 화상데이타의 다음 데이타의 논리상태 변환유무를 검출하는 데이타 변환 검출수단과, 상기 데이타 변환 유무에 따라 상기 제1 및 제2데이타의 출력을 제어하여 축소 화상데이타를 출력하는 축소데이타 발생수단으로 구성됨을 특징으로 하는 화상 데이타 축소회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880008030A 1988-06-30 1988-06-30 화상 데이타의 축소회로 KR910010229B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242116B1 (ko) * 1996-12-31 2000-02-01 윤종용 임의배율변환이가능한화상기록장치

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* Cited by examiner, † Cited by third party
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KR100242116B1 (ko) * 1996-12-31 2000-02-01 윤종용 임의배율변환이가능한화상기록장치

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