KR900000587B1 - 합성비디오 신호의 동기 신호를 분리 출력하는 동기 신호 분리 집적회로 - Google Patents

합성비디오 신호의 동기 신호를 분리 출력하는 동기 신호 분리 집적회로 Download PDF

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Abstract

내용 없음.

Description

합성비디오 신호의 동기 신호를 분리 출력하는 동기 신호 분리 집적회로
제1도는 종래의 동기 신호 분리 집적회로.
제2도는 본 발명에 따른 집적회로의 블록도.
제3도는 본 발명에 따른 제 1도의 구체회로도.
제4a도-4c도는 제3도의 구체회로의 합성비디오 신호를 클램프하는 회로의 각부의 파형도.
제5a도-5f도는 제3도의 구체회로도의 수평동기 신호를 분리 출력하는 회로의 각부의 파형도.
제6a도-6c도는 제3도의 구체회로도의 수직동기 신호를 분리 출력하는 회로의 각부의 파형도.
제7a도-7d도는 제3도의 구체회로도의 수평 및 수직동기 신호를 합성 출력하는 합성동기 출력회로의 각부의 파형도.
제8a도-8h도는 제3도의 구체회로도의 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 펄스 발생회로의 각부의 파형도.
제9a도-9h도는 제3도의 구체회로도의 클램핑 펄스를 발생시키는 클램핑 펄스 발생회로의 각부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1인버어터회로 2 : 수평동기 필터회로
3 : 제1클램프회로 4 : 수평동기 분리회로
5 : 수평동기 지연보상회로 6 : 수평동기 출력회로
7 : 수직동기 필터회로 8 : 비교회로
9 : 비교전압 발생회로 10 : 수직동기 출력회로
11 : 합성동기 출력회로 12 : 제 2인버어터회로
13 : 제2클램프회로 14 : 버어스트 게이트 펄스 발생회로
15 : 제3인버어터회로 16 : 제3클램프회로
17 : 클램핑 펄스 발생회로 18 : 정전압회로
본 발명은 정방향 합성비디오 신호를 입력으로 받아들여 비디오 신호에 들어있는 모든 동기 신호, 즉 수평동기 신호와 수직동기 신호가 합성된 합성동기 신호, 버어스트 기간만을 검출해 내는 버어스트 게이트 펄스와 비디오 신호에서 레벨이 변하지 않는 페데스탈(Pedestal)레벨을 검출하는 클램핑 펄스를 동시에 분리 출력할 수 있는 집적회로에 관한 것이다.
디지털 영상시스템의 아날로그/디지탈변환기(a/d converter)에서 필수적으로 사용되는 동기 신호는 클램핑 펄스이다. 영상 신호(비디오 신호)는 대기중에 전송되는 동안 수평동기나 영상 신호등의 레벨이 변화하므로 a/d 변환을 할 때 일정전압으로 클램프할 필요가 있다. 이때 클램프 기준레벨을 설정할 때 변동하지 않는 레벨인 페데스탈 레벨을 선택하고 있으며 클램핑 펄스가 바로 이 페데스탈 레벨을 검출해 내는 동기 신호인 것이다.
제1도와 같은 종래의 동기 신호 분리집적회로에는 클램핑 펄스를 출력할 수 없으므로 디지털 영상시스템에서 요구하는 모든 동기 신호들을 제공할 수가 없다. 또한 종래의 동기신호 분리집적회로의 Rc 보상회로(R33 c3, R55 cR)가 전원전압에 연결되어 있으므로 전원전압의 변동에 대해 출력되는 동기 신호들의 민감하게 변화하는 문제점이 있었다.
따라서 본 발명은 목적은 정전압회로를 첨가하여 Rc보상회로의 안정화를 이루어 출력되는 동기 신호의 안정도를 크게 향상시키며, 클램핑 펄스 발생회로를 채택하여 디지털 영상시스템이 필요로 하는 모든 동기 신호들을 제공할 수 있어 집적회로로서의 효율을 높이고 디지털 영상시스템의 PcB 면적감소 및 정확한 고품질의 동기 신호 사용함으로써 더욱 안정된 디지털 영상시스템을 구현할 수 있는 집적회로를 제공함에 있다.
상기 목적을 수행하기 위한 본 발명은 합성비디오 신호로부터 모든 동기 신호 즉, 수평동기 신호와 수직동기 신호 및 합성동기 신호, 버어스트 게이트 펄스, 클램핑 펄스를 동시에 출력하는 집적회로에 있어서 입력합성 비디오 신호의 위상을 반전시키는 제1인버어터회로와, 고주판신호를 제거하기 위한 수평동기 필터회로와, 이 신호에서 수평동기 신호를 분리하기 쉽게 클램프하는 제1클램프회로와, 클램프된 신호에서 수평동기를 분리하기 위한 수평동기 분리회로와, 클램프된 신호에서 지연을 보상하는 수평동기 지연 보상회로와, 상기 수평동기 분리회로의 출력신호와 수평동기 지연 보상회로의 출력신호에서 지연이 보상된 수평동기 신호를 적당한 레벨의 신호로 변환하여 출력하는 수평동기 출력회로와, 수평동기 신호 및 등화펄스를 제거하기 위한 수직동기 필터와, 상기 수직동기 필터전압과 비교 전압을 비교하여 수직동기를 분리하는 비교회로와, 상기 비교회로에 비교전압을 공급하는 비교전압 발생회로와, 상기 비교회로에서 분리한 수직동기 신호를 적당한 레벨로 출력하는 수직동기 출력회로와, 상기의 수직동기 신호와 지연이 보상된 수평동기 신호를 합성하여 출력하는 합성동기 출력회로와, 상기의 지연이 보상된 수평동기 신호의 위상을 반전시키는 제2인버어회로와, 상기 반전된 수평동기 신호를 일정전압으로 클램프하는 제2클램프회로와, 상기 클램프된 수평동기 신호에서 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 발생회로와, 상기 버어스트 게이트 펄스의 위상을 반전시키는 제3인버어터회로와, 반전된 버어스트 게이트 펄스를 일정전압으로 클램프하는 제3클램프회로와, 클램프된 버어스트 게이트 펄스에게 클램핑 펄스를 발생시키는 클램핑 펄스발생회로와, 각 Rc보상회로에 전원 전압 변동과 무관한 일정전압을 공급해 출력되는 동기 신호들을 안정하게 하는 정전압회로로 구성된 것을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 블록도로서 합성비디오 신호로부터 모든 동기 신호 즉, 수평동기 신호와 수직동기 신호 및 합성동기 신호, 버어스트 게이트 펄스, 클램핑 펄스를 동시에 출력하는 집적회로에 있어서 입력 합성 비디오 신호의 위상을 반전시키는 제1인버어터회로(1)와, 상기 제1인버어터회로(1)로부터 고주파신호를 제거하기 위한 수평동기 필터회로(2)와, 상기 수평동기 필터회로(2)로부터 수평동기 신호를 분리하기 쉽게 클램프하는 제1클램프회로(3)와, 상기 클램프된 신호에서 수평동기를 분리하기 위한 수평동기 분리회로(4)와, 상기 클램프된 신호에서 지연을 보상하는 수평동기 지연 보상회로(5)와, 상기 수평동기 분리회로(4)의 출력신호와 수평동기 지연 보상회로(5)의 출력신호에서 지연이 보상된 수평동기 신호를 적당한 레벨의 신호로 변환하여 출력하는 수평동기 출력회로(6)와, 수평동기 신호 및 등화펄스를 제거하기 위한 수직동기필터(7)와, 상기 수직동기필터(7) 전압과 비교전압을 비교하여 수직동기를 분리하는 비교회로(8)와, 상기 비교회로(8)에 비교전압을 공급하는 비교전압 발생회로(9)와, 상기 비교회로(8)에서 분리한 수직동기 신호를 적당한 레벨로 출력하는 수직동기 출력회로(10)와, 상기의 수직동기 신호와 지연이 보상된 수평동기 신호를 합성하여 출력하는 합성동기 출력회로(11)와 상기의 지연이 보상된 수평동기 신호의 위상을 반전시키는 제2인버어터회로(12)와, 상기 제2인버어터회로(12)의 반전된 수평동기 신호를 일정전압으로 클램프하는 제2클램프회로(13)와, 상기 제2클램프회로(13)의 클램프된 수평동기 신호에서 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 발생회로(14)와, 상기 버어스트 게이트 발생회로(14)의 버어스트 게이트 펄스의 위상을 반전시키는 제3인버어터회로(15)와, 상기 반전된 버어스트 게이트 펄스를 일정전압으로 클램프하는 제3클램프회로(16)와, 클램프인 버어스트 게이트 펄스를 일정전압으로 클램프하는 제3클램프회로(16)와, 클램프인 버어스트 게이트 펄스에서 클램핑 펄스를 발생시키는 클램핑 펄스 발생회로(17)와, 각 Rc보상회로에 전원전압 변동과 무관한 일정전압을 공급해 출력되는 동기 신호들을 안정하게 하는 정전압회로(18)로 구성된다.
따라서, 본 발명의 실시예를 상기 구성에 의거하여 설명하면 정방향 합성비디오 신호(a)는 제1인버어터회로(1)를 통하면서 역상으로 위상이 바뀌어 수평동기 필터회로(2)로 입력되며, 수평동기 필터회로(2)에서 수평 및 수직동기 분리에 불필요한 고주파 성분이 제거된 역방향 비디오 신호는 제1클램프회로(3)에 입력되어 동기분리가 용이하도록 일정전압으로 클램프된다. 클램프된 비디오 신호는 수평동기 분리회로(4)와 수평동기 지연 보상회로(5) 및 수직동기 필터회로(7)에 각각 입력된다. 수평동기 분리회로(4)에 의해 분리된 수평동기 신호와 수평동기 지연 보상회로(5)를 통한 수평동기 신호는 수평동기 출력회로(6)에 입력되어 지연이 보상된 수평동기 신호가 TTL 레벨로 수평동기 출력단자(Oh)로 출력된다. 한편 수평동기 지연 보상회로(5)를 통해 지연이 보상된 수평동기 신호는 합성동기 출력회로(11)로 입력된다.
또한 수직동기 필터회로(7)로 입력된 정방향 비디오 신호는 수평동기 신호와 등화펄스가 제거된 적분기 전압으로 바뀌어 비교전압 발생회로(9)에 의해 기준전압이 설정된 비교회로(8)에 입력된다. 비교회로(8)의 출력인 수직동기 신호는 합성동기 출력회로(11)와 수직동기 출력회로(10)에 각각 입력되며, 수직동기 출력회로(10)에 입력된 수직동기 신호는 통상 사용할 수 있는 TTL 레벨로 수직동기 출력단자(Ov)로 출력된다.
수평동기 지연 보상회로(5)의 출력인 지연이 보상된 수평동기 신호와 비교회로(8)의 출력인 수직동기 신호는 합성동기 출력회로(11)를 통해 합성되어 합성동기 출력단자(Oc)로 합성동기 신호가 출력하게 된다. 한편 출력단자(Oh)로 출력된 지연이 보상된 수평동기 신호(이하 수평동기 신호로 약함)는 제2인버어터회로(12)에서 역상으로 바뀌어 제2클램프회로(13)에서 일정전압으로 클램프된다. 클램프된 역상 수평동기 신호는 버어스트 게이트 발생회로(14)로 입력되어 버어스트 게이트 발생단자(OG)로 안정된 고품질의 버어스트 게이트 펄스가 출력하게 된다. 출력단자(OG)로 출력된 버어스트 게이트 펄스는 제3인버어터회로(15)에서 위상이 반전되어 제3클램프회로(16)에서 일정전압으로 클램프된다.
클램프된 위상이 반전된 터어스트 게이트 펄스는 클램핑 펄스 발생회로(17)로 입력되어 클램핑 펄스 출력 단자(OcL)로 클램핑 펄스가 출력하게 된다. 정전압회로(18)는 보상회로가 있는 수평동기 지연 보상회로(5) 및 버어스트 게이트 펄스 발생회로(14)와 클램핑 펄스 발생회로(17)에 전원전압에 무관한 안정된 정전압을 공급한다.
제3도는 본 발명에 따른 합성비디오 신호의 동기 신호를 분리 출력하는 동기 신호 분리 집적회로의 블록도인 제2도의 구체회로도이다.
도면중 Q1-Q73은 트랜지스터, R1-R80은 저항, c1-c6은 캐패시터, Vcc는 전원전압, VBB는 TTL 레벨의 5볼트전원을 표시한 것이다. 이중 저항 R12, R32-R35, R47, R54, R55, R67, R74, R75와 캐패시터 c1-c6는 본 발명에 따른 집적회로의 외부에 접속하는 외부소자이다. 제2도의 블록도중 제1인버어터회로(1)는 제3도의 트랜지스터 Q1-Q7과 저항 R1-R11로 구성된 부분이며, 수평동기 필터회로(2)는 저항 R7과 캐패시터 c1으로 구성된 부분이고, 제1클램프회로(3)는 저항 R12, R13과 트랜지스터 Q8 및 캐패시터 c2로 구성된 부분이다.
수평동기 분리회로(4)는 저항 R14-R16 및 트랜지스터 Q9-Q11로 구성된 부분에 대응하며, 수평동기 지연 보상회로(5)는 트랜지스터 Q14-Q17, Q24와 저항 R17, R18, R24, R33 및 캐패시터 c3로 구성된 부분에 대응하고, 수평동기 출력회로(6)는 트랜지스터 Q12, Q13과 저항 R32에 대응하며, 수직동기 필터회로(7)는 트랜지스터 Q18-Q23과 저항 R19-R23, R25 및 캐패시터 c4와 대응하며, 비교회로(8)는 트랜지스터 Q29, Q30 및 저항 R27-R29에 대응하며, 비교전압 발생회로(9)는 저항 R30, R31과 대응하고, 수직동기 출력회로(10)는 트랜지스터 Q28 및 R35에 대응하며, 합성동기 출력회로(11)는 트랜지스터 Q25-Q27과 저항 R26, R34에 대응하고, 제1인버어터회로(12)는 트랜지스터 Q31-Q37과 저항 R36-R46에 대응하며, 제2클램프회로(13)는 트랜지스터 Q38 및 저항 R47, R48에 대응하며, 버어스트 게이트 펄스 발생회로(14)는 트랜지스터 Q39-Q36 및 저항 R49-R55와 개패시터 c5에 대응하며, 제3인버어터회로(15)는 트랜지스터 Q47-Q53 및 저항 R56-R66에 대응하며 제3클램프회로(16)는 저항 R67-R68, 트랜지스터 Q54에 대응하고 클램핑 펄스 발생회로(17)는 트랜지스터 Q55-Q62 및 저항 R69-R75와 캐패시터 c6에 대응하며, 정전압 회로(18)는 트랜지스터 Q63-73 및 저항 R76-R80에 각각 대응한다.
제4도 (4a)-(4c)는 합성비디오 신호의 클램프에 따른 제3도의 구체회로도의 각 부분의 파형도이며, 제5도 (5a)-(5f)는 수평동기 분리 출력회로에 따른 제3도의 구체회로도의 각 부분의 파형도이며, 제6도 (6a)-(6c)는 수직동기 분리에 따른 제3도의 구체회로도의 각 부분의 파형도이며, 제7도 (7a)-(7d)는 합성동기 신호 출력에 따른 제3도의 구체회로도의 각 부분의 파형도이고, 제8도 (8a)-(8h)는 버어스트 게이트 펄스 발생에 따른 제3도의 구체회로도의 각 부분의 파형도이며, 제9a도-9h도는 클램핑 펄스 발생에 따른 제3도의 구체회로도의 각 부분의 파형도를 나타낸 것이다.
따라서 제3도의 본 발명에 따른 구체회로도를 제4a도-4c도, 제5a도-5f도 및 제6a도-6c도와 제7a도-7d도, 제8a도-8h도, 제9a도-9h도의 파형도를 참조하여 설명한다.
우선 수평동기 신호를 분리 출력하는 회로구성의 동작을 제4a도-4c도와 제5a도-5f도의 파형도를 참조하여 설명한다. 제4a도에 표시한 정방향 합성 비디오 신호 (a)가 제3도 제1인버어터회로(1)의 트랜지스터 Q1의 베이스로 입력되면, 트랜지스터 Q3의 콜렉터에 제4b도의 (b)와 같은 위상이 반전된 파형이 출력하게 된다.
위상이 반전된 비디오 신호는 수평동기 필터회로(2)를 통하면서 고주파 성분이 제거되어 제1클램프회로(3)의 트랜지스터 Q9의 베이스에 제4c도의 (c)파형과 같이 클램프 전압 (d)로 클램프된다.
제4c도의 클램프된 역방향 비디오 신호 (c)가 클램프전압 (d)와 같을 때, 즉 수평동기 신호 기간일때만 제3도 구체회로도의 트랜지스터 Q9가, '온(ON)'되므로 Q9의 콜렉터에는 제5c도와 같은 파형이 출력되게 된다. 제5a도는 입력된 정방향 합성비디오 신호이며 파형 a는 버어스트 신호이고, b는 수평동기 펄스를 각각 나타낸다. 트랜지스터 Q9의 콜렉터 파형인 제5c도 신호는 수평동기 분리회로(4)와 수평동기 지연 보상회로(5)에 각각 입력된다. 수령동기 분리회로(4)에 입력된 트랜지스터 Q9의 콜렉터 파형은 트랜지스터 Q12 베이스에 제5b도와 같이 나타나며, 이 신호는 수평동기 출력회로(6)의 입력으로 들어간다.
또한 트랜지스터 Q9의 콜렉터 파형인 제5c도의 파형은 수평동기 지연 보상회로(5)의 트랜지스터 Q16 베이스로 입력된다. 제5도의 파형 5c도가 '로우(LOW)'이면 트랜지스터 Q16은 '오프(Off)'되고, 캐패시터 c3에는 시상수 γ1=R33 c3를 가지고 제5c도와 같이 개패시터 c3의 충전값이 트랜지스터 Q15를 '온'시킬 수 있는 전압이 되면 트랜지스터 Q15는 '온'상태가 된다. 파형(c)가 '로우'에서 '하이(high)'상태로 바뀌면 트랜지스터 Q16은 '온'상태가 되어 캐패시터 c3는 제5d도와 같이 방전을 시작하며, 캐패시터 c3전압이 트랜지스터 Q15의 턴-온(Turn-ON) 전압보다 낮아지면 트랜지스터 Q15는 '온'상태에서 '오프'상태로 바뀌게 된다.
제5d도의 파형 c는 트랜지스터 Q15의 턴-온 전압을 나타내며, 파형 d는 캐패시터 c3의 충방전 파형을 나타낸다. 또한 파형 (5E)은 트랜지스터 Q13의 베이스 파형 즉, 수평동기 출력회로(6)의 입력신호를 나타낸다. 수평동기 출력회로(6)는 트랜지스터 Q12와 Q13 및 저항 R32로 구성된 '노아(NOR)'게이트로 되어 있어 수평동기 출력회로(6)에 제5b도와 5e도가 입력되면 5f도 와 같은 수평동기 지연이 보상된 수평동기 신호 출력이 출력단자 Oh를 통해 출력된다. 다음으로 제3도의 구체회로도와 제6a도-6c도의 파형도를 참조하여 수직동기 신호를 분리 출력하는 회로구성의 동작관계를 설명한다.
수평동기 분리회로(4)의 트랜지스터 Q9의 콜렉터에서 출력된 제5c도 파형은 수직동기 필터회로(7)인 트랜지스터 Q18의 베이스로 입력된다. 제5c도의 파형이 '하이'전압일 때는 트랜지스터 Q18이 '온'되고, '로우'전압일 때는 '오프'된다.
따라서 트랜지스터 Q21의 에미터에는 역방향 비디오 신호가 나타나게 된다. 제6a도의 파형은 입력신호인 정방향 합성비디오 신호의 수직블랭킹 기간을 나타낸 것이다. 여기서 a와 c는 동화펄스기간(3h)을 나타내며 b는 수직동기 펄스기간(3h)을 나타낸다. 역방향 비디오 신호가 저항 R25 및 캐패시터 c4로 이루어진 수직동기 필터인 적분기를 통과하면 펄스 유지 기간이 긴 수직동기 펄스 기간인 b기간 동안만 비교전압 발생회로(9)의 비교전압 (제6b도의 파형 e)보다 큰 전압이 발생되어 제6b도와 같은 파형을 나타내게 된다. 여기서 파형 e는 비교전압 발생회로(9)의 비교전압을 나타내며, d는 수직동기 펄스기간 동안의 적분기 전압을 나타낸다. 적분기 전압은 비교회로(8)의 트랜지스터 Q29의 베이스에 입력되고, 비교전압 발생회로(9)의 비교전압은 트랜지스터 Q30의 베이스에 입력된다.
따라서 제6b도에서와 같이 적분기 파형 d가 비교전압 e보다 클 때 즉, 수직동기 펄스기간 동안만 수직동기 출력회로(10)의 트랜지스터 Q28이 '오프'되어 수직동기 출력단자(OV)를 통해 제6c도의 파형 f와 같이 수직동기 신호가 TTL 레벨로 출력하게 된다. 따라서 동화펄스 및 수평동기 펄스가 제거된 고품질의 수직동기 신호를 정방향 합성비디오 신호로부터 분리 출력해 낼 수 있다. 제3도의 구체회로도와 제7a도-7d도의 파형도를 참조하여 수직동기 신호와 지연이 보상된 수평동기 신호의 합성신호인 합성동기 신호를 얻는 동작관계를 상술한 한다.
상기의 수평동기 지연 보상회로(5)의 트랜지스터 Q17과 수평동기 분리회로(4)의 트랜지스터 Q9의 콜렉터 파형을 입력으로 하는 트랜지스터 Q24 및 저항 R24에 의해 합성동기 출력회로(11)의 트랜지스터 Q25의 베이스에는 제7b도와 같은 파형이 입력되고, 합성동기 출력회로(11)의 또 하나의 입력된 수직동기 신호는 비교회로(8)의 트랜지스터 Q30의 콜렉터에서 트랜지스터 Q27 베이스로 입력된다. 제7a도 파형은 제6a도 파형과 동일 파형이다.
합성동기 출력회로(11)의 트랜지스터 Q25와 Q26, Q27 및 저항 R26a과 R34는 '오아(OR)'게이트를 형성하므로 제7b도와 7c도를 '오아'시키면 파형 (7d)와 같은 수평 및 수직동기 신호가 합성된 합성동기 신호가 합성동기 신호 출력단자 (Oc)를 통해 TTL 레벨로 출력하게 된다. 제7c도 파형은 트랜지스터 Q27 베이스로 입력되는 수직동기 신호를 나타낸다. 다음은 제3도의 구체회로도와 제8a도-8h도의 파형도를 참조하여 버어스트 게이트 펄스 발생회로(14)의 동작관계를 상세히 설명한다. 지연이 보상된 수평동기 신호는 제2인버어터회로(12)로 입력된다. 제8a도는 제5a도와 동일 파형이며 제8b도는 제5f도와 동일 파형인 지연이 보상된 수평동기 신호이다.
제2인버어터회로(12)에 입력된 수평동기 신호는 트랜지스터 Q33의 콜렉터에 위상이 바뀐 역상으로 나타나며 제2클램프회로(13)로 입력되어 일정전압으로 클램프 된 뒤 트랜지스터 Q39 콜렉터에 제8도 (8c)와 같이 제8b도 보다는 약간 지연된 파형으로 출력된다.
트랜지스터 Q39의 콜렉터 파형은 트랜지스터 Q40베이스와 트랜지스터 Q46의 베이스로 각각 입력되며, 트랜지스터 Q46의 베이스로 입력된 파형인 트랜지스터 Q42베이스에 제8도의 파형 8g도와 같이 나타나게 된다. 트랜지스터 Q46의 베이스로 입력된 제8c도가 '로우'상태이면 트랜지스터 Q46은 '오프'가 되고 캐패시터 c5는 시상수 γ2=R55 c5를 갖고 충전을 시작한다. 캐패시터 c5의 충전전압이 트랜지스터 Q45를 턴-온 시킬 수 있는 전압에 달하면 트랜지스터 Q45는 '온'상태가 된다.
제8c도가 '하이'상태로 바뀌면 트랜지스터 Q46은 '오프'에서 '온'으로 상태가 바뀌며, 캐패시터 c5는 방전하기 시작한다. 캐패시터 c5의 방전전압이 트랜지스터 Q45의 턴-온 전압보다 더 낮게 되었을 때 트랜지스터 Q45는 '오프'상태가 되어 제8e도와 같은 파형이 트랜지스터 Q45의 콜렉터에 나타난다.
즉 제8d도의 파형 c는 캐패시터 c5의 충방전 파형을 나타내며 파형 d는 트랜지스터 Q45의 턴-온 전압을 나타내고 있다. 그러므로 트랜지스터 Q44의 콜렉터에는 제8f도와 같은 파형이 출력된다. 트랜지스터 Q42, Q43 및 저항 R54는 '노아(NOR)'게이트를 구성하고 있으며 입력된 두 파형 즉, 제8도의 8f도와 8g도에 의해 8h도와 같은 고품질의 안정된 버어스트 게이트 펄스가 출력단자 OG를 통해 출력하게 된다. 클램팽 펄스 발생회로(17)의 동작을 제3도의 구체회로도와 제9a도-9h도의 파형도를 참조하여 상술한다.
제9a도 파형은 제5f도 파형과 동일하며, 제9b도 파형은 제5a도의 지연이 보상된 수평동기 신호이며, 제9c도 파형은 제8h도의 버어스트 게이트 펄스 신호이다. 버어스트 게이트 출력단자 dG로 출력된 버어스트 게이트 펄스는 제3인버어터회로(15)를 통해 반전되어 제3클램프회로(16)에 입력되고 일정 클램프 전압으로 클램프된다. 클램프된 파형은 트랜지스터 Q55 콜렉터에 제9도 파형 (9d)와 같이 나타난다.
제9d도 파형은 파형 9e도의 c와 같이 캐패시터 c6의 충방전 파형을 트랜지스터 Q62 콜렉터에 발생시킨다. 제9e도의 파형 c와 d는 캐피시터 c6의 충방전 파형과 트랜지스터 Q61의 턴-온 전압을 각각 나타낸다. 따라서 제9e도의 파형 d가 c보다 클 때에는 트랜지스터 Q61의 콜렉터 전압은 '하이'가 되고, 파형 d가 c보다 작을 때는 '로우'가 되어 트랜지스터 Q61의 콜렉터에는 9f도와 같은 파형이 나타난다. 트랜지스터 Q55 콜렉터 파형 9d도는 트랜지스터 Q58의 베이스로 입력되고, 트랜지스터 Q59의 베이스에는 파형 9g도가 입력된다. 트랜지스터 Q58과 Q59 및 저항 R74는 '노아(NOR)'게이트를 형성하므로 입력된 두 파형 9d도와 9g도에 의해 제9h도와 같은 안정된 클램핑 펄스가 출력단자 (OcL)을 통해 출력된다. 정전압회로(18)의 트랜지스터 Q73은 에미터 폴로워로써 버퍼역할을 하며 보상회로들, 즉 R33, R55, R75에 안정된 일정전압을 공급하여 전원전압 변동에도 동기 신호들이 영향을 받지 않도록 하였다.
상술한 바와 같이 본 발명의 집적회로는 디지털 영상시스템에서 필요로 하는 모든 동기 신호 즉, 수평동기 신호와 수직동기 신호 및 합성동기 신호, 버어스트 게이트 펄스와 영상의 a/d변환에 필수적인 클램핑 펄스를 동시에 분리 출력하는 단일 집적회로이므로 기존의 디지털 영상시스템에서 동기 신호들을 만들어 쓰던 외부회로들이 모두 원칩(One chip)화 되어 원자절감 및 고신뢰성, 안정성등이 모두 구현될 수 있으며 전원전압 변동에도 안정된 동기 신호들을 얻을 수 있어 안정되고 정확한 디지털 영상시스템을 구현할 수 있는 장점이 있다.

Claims (1)

  1. 합성비디오 신호로부터 모든 동기 신호 즉, 수평동기 신호와 수직동기 신호 및 합성동기 신호, 버어스트 게이트 펄스, 클램핑 펄스를 동시에 출력하는 집적회로에 있어서, 입력 합성비디오 신호의 위상을 반전시키는 제1인버어터회로(1)와, 상기 제1인버어터회로(1)로부터 고주파 신호를 제거하기 위한 수평동기 필터회로(2)와, 상기 수평동기 필터회로(2)의 출력신호에서 수평동기 신호를 분리하기 쉽게 클램프하는 제1클램프회로(3)와, 상기 제1클램프회로(3)의 출력 클램프된 신호에서 수평동기를 분리하기 위한 수평동기 분리회로(4)와, 상기 클램프된 신호에서 지연을 보상하는 수평동기 지연 보상회로(5)와, 상기 수평동기 분리회로(4)의 출력신호와 수평동기 지연 보상회로(5)의 출력신호에서 지연이 보상된 수평동기 신호를 적당한 레벨의 신호로 변환하여 출력하는 수평동기 출력회로(6)와, 수평동기 신호 및 등화펄스를 제거하기 위한 수직동기 필터(7)와, 상기 수직동기 필터(7) 전압과 비교전압을 비교하여 수직동기를 분리하는 비교회로(8)와, 상기 비교회로(8)에 비교전압을 공급하는 비교전압 발생회로(9)와, 상기 비교회로(8)에서 분리한 수직동기 신호를 적당한 레벨로 출력하는 수직동기 출력회로(10)와, 상기의 수직동기 신호와 지연이 보상된 수평동기 신호를 합성하여 출력하는 합성동기 출력회로(11)와, 상기의 지연이 보상된 수평동기 신호의 위상을 반전시키는 제2인버어터회로(12)와, 상기 제2인버어터회로(12)의 반전된 수평동기 신호를 일정전압으로 클램프하는 제2클램프회로(13)와, 상기 제2클램프회로(13)의 클램프된 수평동기 신호에서 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 발생회로(14)와, 상기 버어스트 게이트 발생회로(14)의 버어스트 게이트 펄스의 위상을 반전시키는 제3인버어터회로(15)와, 상기 제3인버어터회로(15)의 반전된 버어스트 게이트 펄스를 일정전압으로 클램프하는 제3클램프회로(16)와, 상기 제3클램프회로(16)의 클램프된 버어스트 게이트 펄스에서 클램핑 펄스를 발생시키는 클램핑 펄스 발생회로(17)와, 각 Rc 보상회로에 전원전압 변동과 무관한 일정전압을 공급에 출력되는 동기 신호들을 안정하게 하는 정전압회로(18)로 구성된 것을 특징으로 하는 합성비디오 신호의 동기 신호를 분리 출력하는 동기 신호 분리 집적회로.
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