KR890007170A - 버퍼메모리 제어장치 - Google Patents

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KR890007170A
KR890007170A KR1019880012533A KR880012533A KR890007170A KR 890007170 A KR890007170 A KR 890007170A KR 1019880012533 A KR1019880012533 A KR 1019880012533A KR 880012533 A KR880012533 A KR 880012533A KR 890007170 A KR890007170 A KR 890007170A
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쓰요시 와타나베
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미타 가츠시게
가부시키가이샤 히타치세이사쿠쇼
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    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
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Abstract

내용 없음

Description

버퍼메모리 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본원 발명에 이르는 과정에서 얻어지 TLB, BAA,BS에 대한 병렬액세스를 나타내는 도면.
제 4 도는 본원 발명에 의한 제 1 의 실시예를 나타내는 도면.
제 5 도는 본원 발명에 의한 제 2 의 실시예를 나타내는 도면.

Claims (5)

  1. 디지탈계산기 시스템내의 메모리에 대한 버퍼를 색인하기 위해 논리어드레스로 부터 물리어드레스에의 변환기구를 사용한 버퍼메모리 제어장치에 있어서, 어드레스변환을 받는 논리어드레스(0,1)-(2,3)의 일부(2,2),(2,3)과 어드레스변환을 받지 않는 논리어드레스의 일부(2,4)-(3,0)으로 액세스되는 제 1 의 버퍼어드레스어레이(3')와, 어드레스변환을 받지 않는 논리어드레스의 일부(2,4),(3,0)으로 액세스되는 제 2 의 버퍼어드레서어레이(44,53,66)과, 어드레스변환을 받는 논리어드레스의 일부와 어드레스변환을 받지 않는 논리어드레스의 일부로 액세스되어 데이터를 격납하는 버퍼(4)로 이루어지는 버퍼메모리 제어장치.
  2. 제 1 항에 있어서, 상기 제 1 의 버퍼어드레스어레이를 액세스하기 위해 논리어드레스를 상기 제 1 의 버퍼어드레스어레이에 부여하기 위한 수단(42,47)과, 상기 제 1 의 버퍼어드레스어레이(3')의 출력에 따라서 버퍼내의 어드레스히트를 검출하는 수단(5,8)과, 상기 검출수단에 접속되어 버퍼내의 어드레스히트가 검출되지 않았을때, 상기 제 2 의 버퍼어드레스어레이를 액세스하는 수단(43,49)로 이루어지는 버퍼메모리 제어장치.
  3. 제 2 항에 있어서, 상기 제 2 의 버퍼어드레스어레이의 출력(44,53,66)에 따라서 시노님의 히트를 검출하는 수단(44,53,66)과, 상기 시노님히트의 감출수단에 접속되고, 시노님의 히트를 검출했을때에 상기 제1 및 제 2 의 버퍼어드레스어레이중의 블록을 로우(row)번호와 그룹번호에 의거하여 무효화하기 위한 수단(65)으로 이루어지는 버퍼메모리 제어장치.
  4. 논리어드레스로 액세스하는 제 1 의 버퍼어드레스어레이(3')와 물리어드레스로 액세스하는 제 2 의 버퍼어드레스어레이(44,53,66)과 데이터를 격납하는 버퍼메모리(4)로 이루어지는 버퍼메모리 제어장치.
  5. 논리어드레스의 어드레스변환을 받는 부분을 포함하는 어드레스에 의해 액세스돠며, 로우수와 같은 수를 병렬로 독해할 수 있는 제 1 의 버퍼어드레스어레이 (3')와, 논리어드레스의 어드레스변환을 받지 않는 부분에 의해 액세스되고, 로우수와 그룹수의 적과 같은 수를 병렬로 독해할 수 있는 제 2 의 버퍼어드레스 어레이(44,53,66)을 가지는 버퍼메모리 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880012533A 1987-10-02 1988-09-28 버퍼메모리 제어장치 KR920001282B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH035851A (ja) * 1989-06-01 1991-01-11 Fujitsu Ltd バッファ記憶装置
JPH0748191B2 (ja) * 1989-08-10 1995-05-24 株式会社日立製作所 バッファ記憶制御装置
JPH03216744A (ja) * 1990-01-22 1991-09-24 Fujitsu Ltd 内蔵キャッシュ・メモリ制御方式
JPH0520197A (ja) * 1991-07-09 1993-01-29 Hitachi Ltd 記憶管理システム及びマイクロプロセツサ
JPH0546475A (ja) * 1991-08-15 1993-02-26 Fujitsu Ltd バツフア記憶制御方式
US5412611A (en) * 1992-03-17 1995-05-02 Fujitsu, Limited FIFO memory device capable of writing contiguous data into rows
JP2839060B2 (ja) * 1992-03-02 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理システムおよびデータ処理方法
US5890221A (en) * 1994-10-05 1999-03-30 International Business Machines Corporation Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit
US6006312A (en) * 1995-02-27 1999-12-21 Sun Microsystems, Inc. Cachability attributes of virtual addresses for optimizing performance of virtually and physically indexed caches in maintaining multiply aliased physical addresses
US5680566A (en) * 1995-03-03 1997-10-21 Hal Computer Systems, Inc. Lookaside buffer for inputting multiple address translations in a computer system
US5956754A (en) * 1997-03-03 1999-09-21 Data General Corporation Dynamic shared user-mode mapping of shared memory
US6807615B1 (en) * 1999-04-08 2004-10-19 Sun Microsystems, Inc. Apparatus and method for providing a cyclic buffer using logical blocks
GB2372589B (en) * 2001-02-21 2003-01-22 3Com Corp Memory aliasing in a processor system
US7206916B2 (en) * 2004-03-08 2007-04-17 Sun Microsystems, Inc. Partial address compares stored in translation lookaside buffer
CN113934655B (zh) * 2021-12-17 2022-03-11 北京微核芯科技有限公司 解决高速缓冲存储器地址二义性问题的方法和装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5440182B2 (ko) * 1974-02-26 1979-12-01
US4332010A (en) * 1980-03-17 1982-05-25 International Business Machines Corporation Cache synonym detection and handling mechanism
EP0212678B1 (en) * 1980-11-10 1990-05-16 International Business Machines Corporation Cache storage synonym detection and handling means
JPS5948879A (ja) * 1982-09-10 1984-03-21 Hitachi Ltd 記憶制御方式
JPS6093563A (ja) * 1983-10-27 1985-05-25 Hitachi Ltd バツフア記憶制御方式
JPS62118457A (ja) * 1985-11-19 1987-05-29 Hitachi Ltd バツフア記憶制御方式
US4693800A (en) * 1985-11-29 1987-09-15 The B. F. Goodrich Company Property variation of dispersion resins by electrofiltration
JPH0661066B2 (ja) * 1986-10-20 1994-08-10 株式会社日立製作所 記憶制御装置

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DE3874481D1 (de) 1992-10-15
EP0313857A3 (en) 1989-05-10
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