KR890004806Y1 - Data signal detection circuits - Google Patents
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Abstract
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Description
첨부된 도면은 본 고안의 검출회로도이다.The accompanying drawings are a detection circuit diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 데이타신호입력장치 2 : 호스트1: data signal input device 2: host
3 : 멀티플렉서 4 : 특수데이타신호판별기3: multiplexer 4: special data signal discriminator
BF1~BF3: 버퍼 I1: 인버터BF 1 to BF 3 : Buffer I 1 : Inverter
본 고안은 데이타신호 입력장치에서 출력되는 데이타신호를 호스트가 받아들일 경우에 그 데이타 신호가 특수 데이타인지를 검출하는 데이타 신호 검출회로에 관한 것이다.The present invention relates to a data signal detection circuit for detecting whether a data signal is special data when a host receives a data signal output from the data signal input device.
일반적으로 데이타신호 입력장치가 CRT터미날인 경우에는 입력되는 데이타 신화가 7비트 ASCII 코드신호로서 OOHex~1FHex(여기서, Hex는 16진수를 나타냄)는 전송제어코드 신호로 정의되고, 호스트는 전송제어코드신호가 입력된 경우에는 그 전송제어코드신호의 기능에 대응하는 동작을 하게 되어있으며, 이와같은 전송제어코드신호 즉, 특수데이타신호를 검출함에 있어서 종래에는 프로그램에 의한 소프트웨어로 입력되는 모든 데이타신호를 판별하여 검출하였으므로 호스트의 부담이 가중되어 처리속도가 늦어지는 결함이 있었다.In general, when the data signal input device is a CRT terminal, the input data myth is a 7-bit ASCII code signal, where OO Hex to 1F Hex (where Hex represents a hexadecimal number) is defined as a transmission control code signal, and the host transmits. When a control code signal is input, an operation corresponding to the function of the transmission control code signal is performed. In detecting such a transmission control code signal, that is, a special data signal, conventionally, all data input by software by a program Since the signal was detected and detected, the host was burdened and the processing speed was slow.
본 고안은 이와같은 종래의 결함을 감안하여, 입력되는 데이타신호가 특수 데이타신호인지를 간단한 구성의 하드웨어로 검출하여 호스트에 알려주게 안출한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.The present invention, in view of the above-described defects, is to detect whether the input data signal is a special data signal to the host by detecting the hardware of a simple configuration, it will be described in detail by the accompanying drawings as follows.
첨부된 도면에 도시한 바와같이 데이타신호입력장치(1)의 제어신호단자구(DS)과 호스트(2)의 제어신호단자군(DC)을 제어버스(5)로 접속함과 아울러 데이타신호입력장치(1)의 데이타신호출력단자군(DO)을 버퍼(BF1)를 통해 호스트(2)의 데이타신호입력단자군(DI)에 접속하여 그 접속점과 호스트(2)의 어드레스단자군(LA)을 멀티플렉서(3)를 통해 특수데이타신호판별기(4)의 어드레스단자(A0~A7)에 접속하고, 특수데이타신호지정비트(B)는 버퍼(BF2)를 통한 후, 특수데이타신호판별기(4)의 입출력단자와 함께 버퍼(BF3)를 통해 호스트(2)의 검출신호입력단자(SDE)에 접속하여 호스트(2)의 로드제어신호단자를 멀티플렉서(3)의 제어단자(SE) 및 특수데이타신호판별기(4)의 제어단자, 버퍼(BF2)의 인에이블단자에 접속함과 아울러 그 접속점을 인버터(I1)를 통해 버퍼(BF1)의 인에이블단자에 접속하며, 호스트(2)의 검출인에이블신호단자는 특수데이타신호판별기(4)의 입출력제어단자및 버퍼(BF3)의 인에이블단자에 접속하여 구성한 것으로, 상기에서 멀티플렉서(3)는 그의 제어단자(SE)에 고전위 신호가 인가되면, 입력단자군(A)의 신호를 선택하여 출력하고, 저전위 신호가 인가되면, 입력단자군의 신호를 선택하여 출력하게 하며, 특수데이타신호 판별기(4)는 입출력제어단자의 고전위 신호가 인가될 때 입출력단자가 입력단자로 동작하고, 저전위 신호가 인가될때 출력단자로 동작하며, 제어단자에 고전위 신호가 인가되면 어드레스단자(A0~A7)로 입력되는 신호가 지정한 어드레스내에 입출력단자의 신호를 저장하고, 저전위 신호가 인가되면, 지정한 어드레스에 저장한 신호를 출력한다.As shown in the accompanying drawings, the control signal terminal block DS of the data signal input device 1 and the control signal terminal group DC of the host 2 are connected to the control bus 5 and the data signal input is performed. The data signal output terminal group DO of the device 1 is connected to the data signal input terminal group DI of the host 2 through the buffer BF 1 , and the connection point and the address terminal group LA of the host 2 are connected. ) Is connected to the address terminals A 0 to A 7 of the special data signal discriminator 4 through the multiplexer 3, and the special data signal designation bit B is passed through the buffer BF 2 and then special data. I / O terminal of signal discriminator (4) The load control signal terminal of the host 2 is connected to the detection signal input terminal SDE of the host 2 through the buffer BF 3 . The control terminal SE of the multiplexer 3 and the control terminal of the special data signal discriminator 4 To the enable terminal of the buffer BF 2 and to the enable terminal of the buffer BF 1 via the inverter I 1 . Detection enable signal terminal of the host 2 Is the input / output control terminal of the special data signal discriminator (4). And the enable terminal of the buffer BF 3 , wherein the multiplexer 3 selects and outputs a signal of the input terminal group A when a high potential signal is applied to the control terminal SE thereof. When low potential signal is applied, input terminal group Selects and outputs the signal of special data signal discriminator (4). I / O terminal when high potential signal is applied Acts as an input terminal and operates as an output terminal when a low potential signal is applied, and a control terminal. When a high potential signal is applied to the signal, the signal input to the address terminals (A 0 to A 7 ) is input / output terminal within the designated address. Signal is stored, and when the low potential signal is applied, the signal stored at the designated address is output.
이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured in this way in detail as follows.
먼저 특수데이타신호를 지정할 경우에 호스트(2)가 검출인에이블신호단자로 디스에이스신호를 출력 즉, 고전위 신호를 출력하면, 그 고전위 신호는 특수데이타 신호 판별기(4)의 입출력 제어단자및 버퍼(BF3)의 인에이블단자에 인가되므로 특수데이타신호판별기(4)의 입출력 단자는 입력단자로 동작되고, 버퍼(BF3)는 차단상태로 되며, 또한 호스트(2)의 로드제어신호단자에 저전위 신호가 출력되면, 그 저전위 신호는 멀티플렉서(3)의 제어단자(SE) 및 특수데이타신호판별기(4)의 제어단자, 버퍼(BF2)의 인에이블단자에 인가됨과 아울러 인버터(I1)를 통해 고전위 신호로 반전되어 버퍼(BF1)의 인에이블단자에 인가되므로 멀티플렉서(3)는 입력단자로 입력되는 신호를 선택하여 출력하고, 특수데이타신호판별기(4)는 어드레스단자(A0~A7)의 신호가 지정한 어드레스내에 입출력단자의 신호를 저장하며, 버퍼(BF2)는 도통상태로 되며, 버퍼(BF1)는 차단상태로 된다.First, when the special data signal is specified, the host (2) detects the enable signal terminal. When outputting a low Ace signal, that is, a high potential signal, the high potential signal is input / output control terminal of the special data signal discriminator 4. And the input and output terminals of the special data signal discriminator 4 since they are applied to the enable terminal of the buffer BF 3 . Is operated as an input terminal, the buffer BF 3 is cut off, and the load control signal terminal of the host 2 is The low potential signal is output to the control terminal SE of the multiplexer 3 and the control terminal of the special data signal discriminator 4. Is applied to the enable terminal of the buffer BF 2 and is inverted into a high potential signal through the inverter I 1 , thereby enabling the enable terminal of the buffer BF 1 . Is applied to the multiplexer (3) The special data signal discriminator 4 selects and outputs the signal to be input to the I / O terminal within the address designated by the signal of the address terminals A 0 to A 7 . Signal is stored, the buffer BF 2 is in a conductive state, and the buffer BF 1 is in a blocking state.
이때, 호스트(2)가 8비트로 구성되는 데이타신호 즉, OOHex~FFHex의 데이타 신호에 대하여 특수데이타신호를 지정할 경우에 버퍼(BF2)로 입력되는 특수데이타지정비트신호를 고전위 신호로 하고, 특수데이타신호를 지정하지 않을 경우에는 저전위 신호로 하여 호스트(2)의 어드레스단자군(LA)으로 OOHex~FFHex의 신호를 출력하면, 그 출력된 OOHex~FFHex의의 신호는 멀티플렉서(3)를 통해 특수데이타신호판별기(4)에 입력되어 특수데이타신호판별기(4)에는 OOHex부터 FFHex번지의 256개의 데이타 신호에 대한 특수데이타신호 지정비트의 내용이 저장 즉, 호스트(2)의 어드레스단자군(LA)으로 출력되는 신호에 의해 지정된 어드레스내에 버퍼(BF2)를 통해 입출력단자로 입력되는 고전위 또는 저전위 신호를 저장한다.At this time, when the host 2 designates a special data signal for a data signal composed of 8 bits, that is, a data signal of OO Hex to FF Hex , the special data designation bit signal input to the buffer BF 2 is converted into a high potential signal. and, if you do not specify a special data signal, if in a low potential signal outputs the signal of the OO Hex ~ FF Hex to the address terminal group (LA) of the host 2, the outputs OO Hex ~ FF Hex significance signal The data of the special data signal designation bits for 256 data signals from OO Hex to FF Hex are stored in the special data signal discriminator 4 through the multiplexer 3. Input / output terminals through the buffer BF 2 within the address specified by the signal output to the address terminal group LA of the host 2 It stores the high potential or low potential signal that is input to.
이와같이 특수데이타신호판별기(4)에 특수데이타신호지정비트의 내용이 저장된 상태에서 호스트(2)로 입력되는 데이타 신호가 특수데이타신호인지를 검출할 경우에 호스트(2)의 검출인에이블신호출력단자로 저전위 신호가 출력되면며, 그 저전위 신호는 특수데이타신호판별기(4)의 입출력제어단자및 버퍼(BF3)의 인에이블단자에 인가되어 특수데이타신호판별기(4)의 출력단자는 출력단자로 동작되고, 버퍼(BF3)는 도통상태로 되며, 또한 호스트(2)의 로드제어신호단자에 고전위 신호가 출력되며, 그 고전위 신호는 멀티플렉서(3)의 제어단자(SE) 및 특수데이타신호판별기(4)의 제어단자, 버퍼(BF2)의 인에이블단자에 인가됨과 아울러 그 고전위 신호가 인버터(I1)를 통해 저전위 신호로 반전되어 버퍼(BF1)의 인에이블단자에 인가되므로 버퍼(BF1)는 도통 상태로 되고, 버퍼(BF2)는 차단상태로 되며, 멀티플렉서(3)는 입력단자군(A)의 신호를 선택하여 출력시키게되며 특수데이타신호판별기(4)는 어드레스단자(A0~A7)로 입력되는 신호에 의해 지정된 어드레스내의 신호를 입출력단자로 출력하게 된다.In this way, when the data signal input to the host 2 is detected as a special data signal while the contents of the special data signal designation bit are stored in the special data signal discriminator 4, the detection enable signal output of the host 2 is output. Terminals Low potential signal is output, and the low potential signal is input / output control terminal of special data signal discriminator (4). And an output terminal of the special data signal discriminator 4 applied to the enable terminal of the buffer BF 3 . Is operated as an output terminal, the buffer BF 3 is brought into a conductive state, and the load control signal terminal of the host 2 is A high potential signal is output to the control terminal SE of the multiplexer 3 and the control terminal of the special data signal discriminator 4. In addition, the high potential signal is applied to the enable terminal of the buffer BF 2 and the high potential signal is inverted into a low potential signal through the inverter I 1 , thereby enabling the enable terminal of the buffer BF 1 . Since the buffer BF 1 is in a conductive state, the buffer BF 2 is in a cut-off state, and the multiplexer 3 selects and outputs a signal of the input terminal group A. The special data signal discriminator ( 4) input / output terminal outputs the signal in the address designated by the signal input to the address terminals A 0 to A 7 . Will output
이와같은 상태에서 데이타신호입력장치(1)의 데이타신호출력단자군(DO)으로 특수데이타신호가 출력되면 그 데이타 신호는 버퍼(BF1)를 통해 호스트(2)에 입력됨과 아울러 멀티플렉서(3)를 통해 특수데이타신호판별기(4)의 어드레스단자(A0~A7)로 입력되므로 특수데이타신호판별기(4)는 어드레스단자(A0~A7)로 입력되는 데이타 신호가 지정한 어드레스내의 신호를 입출력단자로 출력 즉, 입력되는 데이타 신호가 상기와 같이 특수 데이타신호로 지정한 것이면 입출력단자로 고전위 신호를 출력하고, 특수데이타신호로 지정한 것이 아니면 저전위 신호를 출력하며, 이와같이 특수데이타신호에 따라 출력된 고전위 또는 저전위 신호는 버퍼(BF3)를 통해 호스트(2)의 검출신호입력단자(SDE)로 입력되므로 호스트(2)는 입력단자(DI)로 입력된 데이타 신호가 특수데이타신호인지의 여부를 입력단자(SDE)의 입력신호로 판별하여 그에 대응하는 동작을 하게된다.In this state, when a special data signal is output to the data signal output terminal group DO of the data signal input device 1, the data signal is input to the host 2 through the buffer BF 1 and the multiplexer 3 Since the special data signal discriminator 4 is input to the address terminals A 0 to A 7 of the special data signal discriminator 4, the data signal input to the address terminals A 0 to A 7 is within the designated address. I / O terminal for signal Output, i.e., if the input data signal is designated as a special data signal as described above Outputs a high potential signal, outputs a low potential signal if it is not designated as a special data signal, and detects the high potential or low potential signal output according to the special data signal through the buffer BF 3 . Since the input signal is input to the signal input terminal SDE, the host 2 determines whether the data signal inputted to the input terminal DI is a special data signal as an input signal of the input terminal SDE and performs an operation corresponding thereto. .
이상에서 설명한 바와같이 본 고안은 특수데이타신호판별기(4)에 특수데이타신호를 저장한 후 호스트(2)에 입력되는 데이타신호가 특수데이타신호인지를 판별하여 호스트(2)에 알려주게 되므로 호스트(2)의 부담이 경감되어 처리속도가 빨라짐은 물론 소프트웨어의 제작이 용이한 효과도 있다.As described above, the present invention stores the special data signal in the special data signal discriminator 4, and then determines whether the data signal input to the host 2 is the special data signal and informs the host 2 of the host. As the burden of (2) is reduced, the processing speed is increased and the software can be easily produced.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860015507U KR890004806Y1 (en) | 1986-10-10 | 1986-10-10 | Data signal detection circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019860015507U KR890004806Y1 (en) | 1986-10-10 | 1986-10-10 | Data signal detection circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880008438U KR880008438U (en) | 1988-06-29 |
| KR890004806Y1 true KR890004806Y1 (en) | 1989-07-20 |
Family
ID=19256191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019860015507U KR890004806Y1 (en) | 1986-10-10 | 1986-10-10 | Data signal detection circuits |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890004806Y1 (en) |
-
1986
- 1986-10-10 KR KR2019860015507U patent/KR890004806Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880008438U (en) | 1988-06-29 |
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