KR960010155Y1

KR960010155Y1 - Apparatus for controlling arc discharge

Info

Publication number: KR960010155Y1
Application number: KR2019900021499U
Authority: KR
Inventors: 박종석
Original assignee: 대우중공업 주식회사; 이경훈
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1996-11-25
Also published as: KR920011404U

Abstract

내용 없음.No content.

Description

Arc discharge control device by detecting no load waiting time

제1도는 본 고안에 따른 무부하 대기 시간 검출에 의한 아크 방전 제어 장치의 일 실시예를 나타낸 회로도.1 is a circuit diagram showing an embodiment of the arc discharge control apparatus by the no-load waiting time detection according to the present invention.

제2도는 제1도의 동작 설명을 위한 타이밍도.2 is a timing diagram for explaining the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : Tn : 데이터 롬 2 : 비교기1: Tn: Data ROM 2: Comparator

3 : 카운터 4,5 : 제1, 제2 Ton 데이터 롬3: counter 4,5: 1st, 2nd Ton data ROM

본 고안은 무부하 대기 시간 검출에 의한 아크 방전(arc discharge) 제어장치에 관한 것으로서, 특히, 검출된 무부하 대기 시간을 무부하 대기 기준 설정 시간과 비교하여 정상적인 가공 ON 시간 또는 축소된 가공 ON 시간이 출력되게 함으로써 집중 방전 현상이 제거 되도록 한 무부하 대기 시간 검출에 의한 아크 방전 제어 장치에 관한 것이다.The present invention relates to an arc discharge control apparatus by detecting no-load waiting time, and in particular, comparing a detected no-load waiting time with a no-load waiting reference setting time to output a normal processing ON time or a reduced processing ON time. The present invention relates to an arc discharge control device by detecting no-load waiting time by which a concentrated discharge phenomenon is eliminated.

일반적으로, 방전 장치에서 무부하 대기 시간(Tn)이 극히 짧아 진다는 것은 특정 개소에 가공분 또는 다른 분해물이 축적되어 있어 절연 회복을 못하는 것을 의미하는데, 이 상태에서 방전을 계속하게 되면 특정 개소에만 집중 방전 현상이 발생하게 된다.In general, the extremely short no-load waiting time (Tn) in a discharge device means that the recovery of insulation is not possible due to the accumulation of processed powder or other decomposition products at a specific location. The discharge phenomenon will occur.

즉, 이와 같은 종래의 기술에 있어서 집중 방전 현상이 발생된 특정 개소에서는 큰 방전홈(자국)이 남게되어 면조도가 떨어질뿐 아니라 가공 속도가 저하되는 단점이 수반된다.That is, in such a conventional technique, a large discharge groove (mark) is left at a specific location where the concentrated discharge phenomenon occurs, and the surface roughness is lowered, and the processing speed is lowered.

따라서 본 고안은 무부하 대기 시간(Tn)을 계속해서 검출하면서 실제 가공시에 발생하는 Tn을 Tn 설정 기준치와 비교하여 정상적인 가공 ON 시간 또는 축소된 가공 ON 시간이 출력되게 하여 상술한 단점이 해소될 수 있도록 하는 무부하 대기 시간 검출에 의한 아크 방전 제어 장치를 제공하는데 그 목적이 있다.Therefore, the present invention can solve the above-mentioned disadvantages by continuously outputting the normal machining ON time or reduced machining ON time by comparing the Tn generated during actual machining with the Tn setting reference value while continuously detecting the no-load waiting time Tn. It is an object of the present invention to provide an arc discharge control apparatus by detecting no-load waiting time.

이와 같은 목적을 달성하기 위한 본 고안은 무부하 대기 시간을 저장하는 Tn 데이터 롬(Data Read Only Memory)과, 한 입력 단자는 기설정된 반전 게이트(NOT gate) G7을 통해 가공 시간을 알리는 신호를 입력받고 다른 단자는 기준 클록 신호를 입력받아 이들 신호를 논리곱 연산 부정하는 낸드 게이트(NAND gate) G6과, 리셋 단자가 구비되며 상술한 낸드 게이트 G6으로부터의 신호에 따라 카운터 신호를 출력하는 카운터와, 상술한 Tn 데이터 롬 및 상술한 카운터로부터 접속되어, 입력되는 두 신호를 비교하여 고 또는 저 레벨 신호를 출력하는 비교기과, 한 입력 단자가 기설정된 반전 게이트 G1을 경유해 상술한 비교기의 출력 단자에 접속되어 두 입력 신호를 논리곱 연산 부정하는 낸드 게이트 G2와, 한 입력 단자는 게이트 신호를 입력 받으며 나머지 입력 단자는 상술한 내드 게이트 G2의 출력 신호를 입격받도록 접속되고, 자신의 출력 단자는 상술한 낸드 게이트 G2의 나머지 입력 단자에 접속되어 두 입력 신호를 논리곱 연산 부정하는 낸드 게이트 G3와, 한 입력 단자는 상술한 낸드 게이트 G3의 출력 단자에 접속되고, 다른 입력 단자는 상술한 게이트 신호를 입력 받도록 접속되고, 자신의 출력 단자는 상술한 카운터의 리셋 단자에 접속되어 두 입력 신호를 논리곱 연산 부정하는 낸드 게이트 G4와, 상술한 낸드 게이트 G3의 출력 단자로부터 접속되어 입력되는 신호에 따라 인에이블(enable)되되, 정상적인 가공 ON 시간 데이터 신호를 출력하는 제1Ton 데이터 롬과, 상술한 낸드 게이트 G3의 출력 단자로부터 반전 게이트 G5를 경유해 접속되어 입력되는 신호에 따라 인에이블되되, 축소된 가공 ON시간 데이터 신호를 출력하는 제 2Ton 데이터 롬으로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a Tn data read (Memory Read Only Memory) storing no-load standby time, and one input terminal receives a signal indicating a machining time through a preset NOT gate G7. The other terminal includes a NAND gate G6 that receives a reference clock signal and performs a logical multiplication on these signals, and a counter having a reset terminal and outputting a counter signal according to the signal from the NAND gate G6 described above. A comparator connected from one Tn data ROM and the above-described counter to compare two input signals and outputting a high or low level signal, and one input terminal connected to the output terminal of the comparator described above via a preset inverting gate G1; NAND gate G2, which logically negates two input signals, one input terminal receives a gate signal, and the other input terminal NAND gate G3 connected to receive the output signal of one NAND gate G2, and its output terminal is connected to the remaining input terminals of the NAND gate G2 described above, and one input terminal is the NAND gate G3, which negates AND operation of two input signals. NAND gate G4 connected to the output terminal of the NAND gate G3, the other input terminal is connected to receive the above-described gate signal, and its output terminal is connected to the reset terminal of the above-described counter, and the NAND gate G4 that logically negates two input signals. And a first Ton data ROM that is enabled in accordance with a signal input and connected from the above-described output terminal of the NAND gate G3, and outputs a normal processing ON time data signal, and inverted from the above-described output terminal of the NAND gate G3. Connected via gate G5, and enabled according to the input signal, but output a reduced machining ON time data signal. 2Ton claim characterized in that the configuration data to the ROM.

이하, 이와 같은 본 고안의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings an embodiment of the present invention as follows.

제1도를 참조하면, 제1도는 본 고안에 따른 무부하 대기 시간 검출에 의한 아크 방전 제어 장치의 일 실시예를 나타낸 회로도로서, 먼저, 무부하 대기 시간을 저장하는 Tn 데이터 롬(1)이 비교기(2)에 접속되고, 극간 전압이 예를 들어 70V 이상에서 고레벨 신호를 출력하는 가공을 알리는 신호 Tw를 반전시키는 반전게이트 G7은 한 입력 단자를 통해 기준 클록 신호를 입력받는 낸드 게이트 G6을 경유해 카운터(3)에 접속된다.Referring to FIG. 1, FIG. 1 is a circuit diagram showing an embodiment of an arc discharge control apparatus by detecting no-load waiting time according to the present invention. First, the Tn data ROM 1 storing the no-load waiting time is a comparator ( 2), the inverting gate G7 which inverts the signal Tw indicative of the processing that the interpolar voltage outputs a high level signal at, for example, 70 V or more, is countered via a NAND gate G6 which receives a reference clock signal through one input terminal. It is connected to (3).

다음, 카운터(3)는 상술한 비교기(2)에 접속되고, 상술한 비교기(2)의 출력 단자는 반전 게이트 G1을 경유해 낸드 게이트 G2의 한 입력 단자에 접속된다.Next, the counter 3 is connected to the comparator 2 described above, and the output terminal of the comparator 2 described above is connected to one input terminal of the NAND gate G2 via the inversion gate G1.

또한, 상술한 낸드 게이트 G2의 출력 단자는 한 입력 단자가 게이트 신호를 입력받는 낸드 게이트 G3을 경유해 정상적인 방전가공 ON 시간이 저장된 제1 Ton 데이터 롬(4)에 접속된다.In addition, the above-described output terminal of the NAND gate G2 is connected to the first Ton data ROM 4 in which a normal discharge machining ON time is stored via a NAND gate G3 through which one input terminal receives a gate signal.

그리고 상술한 낸드 게이트 G3의 출력 단자는 상술한 낸드 게이트 G2의 나머지 입력 단자에 접속되는 동시에 반전 게이트 G5를 경유해 반전가공 ON 시간이 축소되어 거장된 제2Ton 데이터 롬(5)에 접속된다.The output terminal of the NAND gate G3 described above is connected to the remaining input terminals of the NAND gate G2 described above, and is connected to the second Ton data ROM 5 which is shortened by the inversion processing ON time via the inversion gate G5.

다음, 상술한 낸드 게이트 G3의 출력 단자는 한 입력 단자가 상술한 게이트신호를 입력받는 낸드 게이트 G4의 나머지 입력 단자에 접속되고, 낸드 게이트 G4의 출력 단자는 상술한 카운터(3)의 리셋(reset) 단자에 접속 구성된다.Next, the output terminal of the NAND gate G3 described above is connected to the other input terminal of the NAND gate G4 through which one input terminal receives the aforementioned gate signal, and the output terminal of the NAND gate G4 is reset of the above-described counter 3. Is connected to the terminal.

이와 같이 이루어지는 본 고안을 제2도를 참조하여 보면 다음과 같다.This invention made in this way with reference to Figure 2 as follows.

제2도는 제1도의 동작 설명을 위한 타이밍(timming)도이다.2 is a timing diagram for explaining the operation of FIG.

먼저, 제2도와 같은 t1 시간 이전에 제2도와 같은 게이트 신호는 저 레벨 상태이므로 상술한 카운터(3)의 리셋 단자에는 제2도 d와 같은 고 레벨의 신호가 입력되어 상술한 카운터(3)는 리셋되고, 상술한 낸드 게이트 G3의 출력 단자는 제2도 c와 같이 고 레벨 상태로 유지하게 된다.First, since the gate signal as shown in FIG. 2 is in the low level state before the time t1 as shown in FIG. 2, the high level signal as shown in FIG. 2 as d is input to the reset terminal of the counter 3 described above. Is reset, and the above-described output terminal of the NAND gate G3 is maintained at the high level state as shown in FIG.

다음, t1 시간에 상술한 게이트 신호가 저 레벨에서 고레벨로 천이 되면서 상술한 카운터(3)가 기준 클록 신호(도면 중에 도시되지 않음)에 의해 카운터를 개시하여 그 카운터(3)의 출력을 상술한 비교기(2)에 입력시키고, 상술한 Tn 데이터 롬(1)으로부터의 무부하 대기 시간에 상응하는 데이터가 상술한 비교기(2)에 입력된다.Next, at the time t1, the above-described gate signal transitions from the low level to the high level, and the above-described counter 3 starts the counter by the reference clock signal (not shown in the figure) to describe the output of the counter 3 above. The data corresponding to the no-load waiting time from the Tn data ROM 1 described above is input to the comparator 2, and is input to the comparator 2 described above.

이때, 무부하 대기 시간이 상술한 비교기(2)에 제2도와 같이 설정된 시간(Tx)보다 길어지면, 즉 제2도와 같은 t2 시간에 상술한 비교기(2)의 출력 단자는 제2도 b와 같은 고 레벨의 펄스 신호를 발생시킨다.At this time, when the no-load waiting time is longer than the time Tx set in the above-described comparator 2 as shown in FIG. 2, that is, the output terminal of the above-described comparator 2 in the t2 time as shown in FIG. Generate a high level pulse signal.

그러므로 낸드 게이트 G2의 출력은 고레벨이 되어 낸드 게이트 G3의 출력은 제2도 c와 같이 저 레벨 상태가 된다.Therefore, the output of NAND gate G2 becomes high level, and the output of NAND gate G3 becomes low level like FIG.

따라서 상술한 제1Ton 데이터 롬(4)이 인에이블(enable) 되어 제2도와 같은 t3 내지 t4 시간동안 정상적인 가공 ON 시간(Ton)이 출력되고, 상술한 낸드 게이트 G4의 출력이 고 레벨이 되어 상술한 카운터(3)는 리셋된다.Therefore, the above-mentioned first ton data ROM 4 is enabled, and the normal processing ON time Ton is output for the time t3 to t4 as shown in FIG. 2, and the output of the NAND gate G4 described above becomes high level. One counter 3 is reset.

그리고 상술한 t3 내지 t4 시간동안 가공을 알리는 제2도와 같은 신호 Tw가 고 레벨 상태를 유지하여 상술한 카운터(3) 입력 단자는 제2도 a와 같이 고 레벨 상태를 유지한다.Then, the signal Tw as shown in FIG. 2, which notifies processing for the above t3 to t4 time, maintains the high level state, and the above-described counter 3 input terminal maintains the high level state as shown in FIG.

다음, 상술한 t4 시점에서 다시 기준 클록 신호가 입력되고 게이트 신호가 고레벨에서 저 레벨로 천이되면 상술한 낸드 게이트 G3의 출력 단자는 저 레벨에서 고 레벨로 천이되어 상술한 비교기(2)는 상술한 Tn데이터 롬(1)으로부터 무부하 대기 시간이 입력되기를 기다린다.Next, when the reference clock signal is input again at the time point t4 described above, and the gate signal transitions from the high level to the low level, the output terminal of the NAND gate G3 described above transitions from the low level to the high level so that the comparator 2 described above is described above. Wait for no-load waiting time to be input from the Tn data ROM 1.

이에, 제2도와 같은 t5 내지 t6 시간에 상술한 비교기(2)에 상술한 Tn 데이터 롬(1)으로부터 무부하 대기 시간이 입력 되는데 입력된 시간이 제2도와 같은 무부하 대기 시간 기준 설정치 Tx 보다 작을면 즉, 제2도와 같은 Tx' 시간이면 상술한 제2Ton 데이터 롬(5)이 인에이블 되어 축소된 가공 ON 시간이 출력되는데 이를 보다 상세히 설명하면 다음과 같다.Therefore, the no-load waiting time is input from the Tn data ROM 1 described above to the comparator 2 described above at a time t5 to t6 as shown in FIG. 2, but the input time is smaller than the no-load waiting time reference set value Tx as shown in FIG. That is, in the case of the Tx 'time as shown in FIG. 2, the above-described second ON data ROM 5 is enabled and a reduced processing ON time is output.

또한, 상술한 t5 시간에 제2도와 같은 무부하 대기 시간 Tn이 입력되고, 게이트 신호가 저레벨에서 고레벨로 천이되면 상술한 낸드 게이트 G3의 출력단은 고 레벨 상태가 되고, 상술한 낸드 게이트 G4의 출력 단자가 고 레벨 상태로 천이됨에 따라 상술한 카운터(3)가 리셋된다.Further, when the no-load waiting time Tn as shown in FIG. 2 is input at the time t5 described above, and the gate signal transitions from the low level to the high level, the output terminal of the NAND gate G3 described above becomes a high level state, and the output terminal of the NAND gate G4 described above. The counter 3 described above is reset as the state transitions to the high level state.

다음, t6 시간에 상술한 제2 Ton 데이터 롬(5)이 입력되는 저 레벨 신호에 의해 인에이블 되어 축소된 제2도와 같은 가공 ON 시간 Ton'을 제2도와 같은 t7 시점까지 출력하게 된다.Next, at the time t6, the above-described second ON data ROM 5 is outputted by the low level signal inputted, and outputs the machining ON time Ton 'as shown in FIG. 2 until the time point t7 as shown in FIG.

이에, 제2도와 같은 t8 시점부터 다시 무부하 대기 시간이 입력되어 입력되는 신호가 무부하 대기 시간 기준 설정치 Tx보다 크게 되면 제2도와 같은 t9 시점에서 상술한 비교기(2)에서 고 레벨 펄스 신호가 발생되어 상술한 t3 내지 t4 시간과 동일한 동작을 수행하게 된다.Accordingly, when the no-load waiting time is input again from the time t8 as shown in FIG. 2 and the input signal is greater than the no-load waiting time reference set value Tx, the high level pulse signal is generated by the comparator 2 described above at the time t9 as shown in FIG. The same operation as the above t3 to t4 time is performed.

즉, 무부하 대기 시간을 게속해서 검출하여 검출된 신호가 무부하 대기 시간 기준 설정치 Tx 보다 크면 정상 상태로 판단하여 상술한 제1데이터 롬(4)을 구동시키고, 작으면 상술한 제2데이터 롬(5)을 구동시킨다.That is, if the signal detected by continuing the no-load waiting time is detected and is greater than the no-load waiting time reference set value Tx, it is judged to be in a normal state and the first data ROM 4 described above is driven. ).

상술한 바와 같이 본 고안에 의하면 무부하 대기 시간에 다라 가공 ON 시간이 제어되도록 함으로써 집중 방전에 의한 방전혼(자국)을 제거할 수 있게 되는 효과가 있다.As described above, according to the present invention, the processing ON time is controlled according to the no-load waiting time, so that the discharge horn due to the concentrated discharge can be removed.

Claims

In the arc discharge control apparatus, Tn data ROM (1) for storing the no-load waiting time; one input terminal receives a signal Tw indicating the machining time through a predetermined inverted gate G7, the other terminal receives a reference clock signal A NAND gate G6 which receives an input and performs a logical multiplication on these signals; A counter (3) having a reset terminal and outputting a counter signal in accordance with the signal from the NAND gate G6; A comparator (2) connected to the Tn data ROM (1) and the counter (3) for comparing two input signals and outputting a "high" or "low" level signal; A NAND gate G2 whose one input terminal is connected to the output terminal of the comparator 2 via a preset inverting gate G1; A NAND gate G3 connected to one input terminal to receive a gate signal, the other input terminal to receive an output signal of the NAND gate G2, and an output terminal thereof to a remaining input terminal of the NAND gate G2; One NAND gate G4 connected to an output terminal of the NAND gate G3, another input terminal connected to receive the gate signal, and an output terminal thereof connected to a reset terminal of the counter 3; A first Ton data ROM (4) for outputting an enable normal processing ON time data signal in accordance with a signal connected and input from said NAND gate G3; And a second ton data ROM 5 which is enabled in accordance with a signal input and connected via a predetermined inversion gate G5 from the output terminal of the NAND gate G3, and outputs a reduced processing ON time data signal. An arc discharge control device by detecting no load waiting time.