Claims (6)
동기식 다중장치의 기본 계위인 STM-1(Synchronous transport Module-1)급 신호의 프레임에 ASP(Automatic Switching Protection)와 관련하여 사용되는 K1,K2 바이트를 처리하는 ASP 채널 처리기에 있어서; 상기 STM-1 프레임 데이터, 상기 K1,K2 바이트에 의해 형성되는 제1 및 제2신호(KIENR, K2ENR), 및 클럭신호(R19M)를 입력으로 하여 상기 STM-1 프레임 데이터에서 K1,K2 바이트를 래치하는 래치수단(1), 상기 래치수단(1)에 연결되어 현재 프레임에 대한 K1,K2 바이트 값과 이전 프레임에 대한 K1,K2 바이트값을 각각 비교하는 비교수단(2), 상기 비교수단(2)에 연결되어 상기 비교수단(2)의 출력, 상기 K2바이트에 의해 형성되는 제1 및 제2 지연신호(K2ENR1D, K2ENR2D) 및 상기 클럭신호(R19M)를 입력으로 하여 매 프레임마다 상기 K1,K2 값이 바뀌면서 3프레임 연속으로 동일한 값이 수신되는지 판단하는 판단수단(3), 및 상기 판단수단(3)에 연결되어 CPU에 인터럽트를 알리는 CPU인터페이스 수단(4)으로 구성되는 것을 특징으로 하는 ASP채널 처리기.An ASP channel processor for processing K1, K2 bytes used in connection with Automatic Switching Protection (ASP) in a frame of a STM-1 (Synchronous Transport Module-1) signal, which is a basic hierarchy of a synchronous multiple device; By inputting the STM-1 frame data, the first and second signals KIEEN and K2ENR formed by the K1 and K2 bytes, and the clock signal R19M, K1 and K2 bytes are included in the STM-1 frame data. A latch means (1) for latching, a comparison means (2) connected to the latch means (1) for comparing the K1, K2 byte values for the current frame and the K1, K2 byte values for the previous frame, respectively; 2) connected to the output of the comparing means 2, the first and second delay signals K2ENR1D and K2ENR2D formed by the K2 bytes, and the clock signal R19M as inputs, and thus the K1, An ASP comprising: a determining means (3) for determining whether the same value is received continuously for three frames while the K2 value is changed, and a CPU interface means (4) connected to the determining means (3) to notify the CPU of the interruption; Channel handler.
제1항에 있어서, 상기 래치수단(1)은 제1신호(K1ENR)를 인에이블 신호로 하고 상기 클럭신호(R19M)를 클럭 입력으로 하고 상기 STM-1 프레임 데이타를 데이터 입력으로 하는 제1D플립플롭(11), 상기 제1D플립플롭(11)의 출력단에 데이터 입력단이 연결되고 상기 제1신호(K1ENR)를 인에이블 신호로 하고 상기 클럭신호(R19M)를 클럭 입력으로 하는 제2D플립플롭(12), 상기 제2신호(K2ENR)를 인에이블 신호로 하고 상기 클럭신호(R19M)를 클럭 입력으로 하고 상기 STM-1프레임 데이터를 데이터 입력으로 하는 3D플립플롭(13), 및 상기 제3D플립플롭(13)의 출력단에 데이터 입력단이 연결되고 상기 제2신호(K2ENR)를 인에이블 신호로 하고 상기 클럭신호(R19M)를 클럭 입력으로 하는 제4D플립플롭(14)으로 구성되는 것을 특징으로 하는 ASP 채널 처리기.The first D flip according to claim 1, wherein the latch means (1) uses a first signal (K1ENR) as an enable signal, the clock signal (R19M) as a clock input, and the STM-1 frame data as a data input. A second D flip flop having a data input connected to an output terminal of the flop 11 and the first D flip-flop 11, wherein the first signal K1ENR is an enable signal and the clock signal R19M is a clock input. 12) a 3D flip-flop 13 with the second signal K2ENR as an enable signal, the clock signal R19M as a clock input, and the STM-1 frame data as a data input; and the 3D flip And a 4D flip flop 14 having a data input connected to an output terminal of the flop 13, the second signal K2ENR being an enable signal, and the clock signal R19M being a clock input. ASP channel handler.
제1항에 있어서, 상기 판단수단(3)은 상기 비교수단(2)의 출력단에 데이터 입력단이 연결되고 상기 제1지연신호(K2ENR1D)를 인에이블 신호로 하고, 상기 클럭신호(R19M)를 클럭 입력으로 하는 제1D플립플롭(31), 상기 제1D플립플롭(31)에 세트 입력단자(S)가 연결되고 상기 클럭신호(R19M)를 클럭 입력으로 하고 상기 CPU 인터페이스 수단(4)으로 반전 출력신호(QN2)를 출력하는 RS플립플롭(32), 상기 RS플립플롭(32) 및 제1D플립플롭(31)의 출력단에 입력단이 연결된 제1논리곱 수단(33), 상기 제1논리곱 수단(33)의 출력단에 데이터 입력단이 연결되고 상기 제2지연신호(K2ENR2D)를 인에이블 신호로 하고, 상기 클럭신호(R19M)를 클럭 입력으로 하는 제2D플립플롭(34), 상기 제2D플립플롭(34)의 출력단에 데이터 입력단이 연결되고 상기 제2지연신호(K2ENR2D)를 인에이블 신호로 하고 상기 클럭신호(R19M)를 클럭 입력으로 하는 제3D플립플롭(35), 및 상기 제2및 제3D플립플롭(34,35)의 출력단에 입력단이 연결되고 상기 RS플립플롭(32)의 리세트 입력단자(R)에 출력단이 연결된 제2논리곱 수단(36)으로 구성되는 것을 특징으로 하는 ASP 채널 처리기.2. The determining means (3) according to claim 1, wherein the determining means (3) is connected to an output terminal of the comparing means (2), the first delay signal (K2ENR1D) is an enable signal, and the clock signal (R19M) is clocked. A set input terminal S is connected to the first D flip-flop 31 and the first D flip-flop 31 as an input, and the clock signal R19M is a clock input, and is inverted and output to the CPU interface means 4. RS flip-flop 32 for outputting signal QN2, first logical multiplier means 33, and first logical multiplier means having an input connected to output terminals of the RS flip-flop 32 and the 1D flip-flop 31 A second D flip-flop 34 and the second D flip-flop, with a data input connected to an output terminal of 33, the second delay signal K2ENR2D being an enable signal, and the clock signal R19M being a clock input; A data input terminal is connected to an output terminal of the terminal 34, and the second delay signal K2ENR2D is an enable signal. An input terminal is connected to an output terminal of the 3D flip-flop 35 and the second and 3D flip-flops 34 and 35 using the clock signal R19M as a clock input, and the reset input of the RS flip flop 32 is performed. ASP channel processor, characterized in that the output terminal is connected to the terminal (R) second logical means means (36).
제1항에 있어서, 상기 CPU 인터페이스 수단(4)은 상기 판단수단(3)의 출력단에 클럭 입력단이 연결되고 상기 PCU로부터 발생된 인에이블 인터럽트 신호(EI)를 인에이블 신호로 하는 D플립플롭(41), 및 상기 D플립플롭(41)의 출력단에 한 입력단이 연결되고 상기 CPU로 부터 발생된 인터럽트 디스에이블 신호(KBINTID)를 타입력으로 하는 논리합수단(42)으로 구성되는 것을 특징으로 하는 ASP 채널 처리기.The D flip-flop according to claim 1, wherein the CPU interface means (4) has a clock input connected to an output end of the determination means (3) and uses an enable interrupt signal (EI) generated from the PCU as an enable signal. 41) and an ASP coupled to an output end of the D flip-flop 41, and a logic sum means 42 having a type force of the interrupt disable signal KBINTID generated from the CPU. Channel handler.
제1항에 있어서, 상기 비교수단(2)은 현재 프레임과 이전 프레임에 대한 K1 바이트 값을 비교하는 제1비교기(21), 현재 프레임과 이전 프레임에 대한 K2 바이트 값을 비교하는 제2비교기(22), 및 상기 제1 및 제2비교기(21,22)의 출력단에 입력단이 연결된 부정 논리곱 수단(23)으로 구성되는 것을 특징으로 하는 ASP 채널 처리기.The method of claim 1, wherein the comparing means 2 comprises a first comparator 21 for comparing the K1 byte values for the current frame and the previous frame, and a second comparator for comparing the K2 byte values for the current frame and the previous frame ( 22) and a negative logical product means (23) having an input coupled to an output of the first and second comparators (21, 22).
제1항, 제2항 또는 제3항에 있어서, 상기 클럭신호(R19M)는 19.44MHz인 것을 특징으로 하는 ASP채널 처리기.4. The ASP channel processor according to claim 1, 2 or 3, wherein the clock signal (R19M) is 19.44 MHz.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.