KR0125588Y1

KR0125588Y1 - Glitch prevention circuit on the carry output of counter

Info

Publication number: KR0125588Y1
Application number: KR2019930030751U
Authority: KR
Inventors: 김두형
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-12-30
Filing date: 1993-12-30
Publication date: 1998-12-15
Also published as: KR950021816U

Abstract

본 고안은 카운터의 캐리출력에 대한 글리치 방지회로에 관한 것으로 특히 카운터의 캐리출력을 외부적으로 동기시켜 얻어낸 신호를 클럭으로 사용하는데 적당하도록 한 것이다.The present invention relates to a glitch-prevention circuit for the carry output of the counter, and is particularly suitable for using as a clock a signal obtained by externally synchronizing the carry output of the counter.

종래의 기술은 캐리출력은 게이트 출력이며 이 입력 또한 각 출력(Q₀-Q₃)이 피드백되어 입력되는 것이므로 로직 다이어그램 상에서 볼 때 피드백시 통과할 각 게이트들의 지연에 따라 캐리출력에는 필연적으로 글리치가 발생하게 되며 논리구성 뿐만 아니라 실제 칩으로 구현된 상태에서도 상기의 문제가 발생하도록 되어 있어 캐리출력이 갖고 있는 이러한 글리치가 시스템 전반적으로 큰 영향을 미치게 되는 경우가 발생하였다.In the conventional technique, the carry output is a gate output, and this input is also inputted to each output (Q ₀ -Q ₃ ), so that in the logic diagram, the carry output inevitably has a glitch due to the delay of each gate to be passed in the feedback. This problem occurs not only in the logic configuration but also in the actual chip implementation, so that such a glitch of the carry output has a big effect on the system as a whole.

따라서 본 고안은 카운터의 출력을 사용하여 클럭신호에 동기된 그 카운터의 캐리출력을 외부적으로 조합해 냄으로써 클럭에 동기된 캐리출력을 얻을 수 있게 하여 기존 칩들이 갖고 있는 글리치 문제를 개선할 수 있는 카운터의 캐리출력에 대한 글리치 방지회로를 구성한 것임.Therefore, the present invention uses the counter output to externally combine the counter's carry output synchronized with the clock signal to obtain the carry output synchronized with the clock, thereby improving the glitch problem of existing chips. This is a glitch prevention circuit for the carry output of the counter.

Description

Glitch-Protection Circuitry for Counter's Carry Output

제1도는 종래의 카운트 회로 블럭도.1 is a conventional count circuit block diagram.

제2도는 제1도의 카운터 상세 회로도.2 is a detailed circuit diagram of the counter of FIG.

제3도는 본 고안에 의한 글리치 방지 회로도.3 is a glitch prevention circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 카운터 2,4 : 플립플롭1: counter 2,4: flip-flop

3 : 특정논리 검출부3: specific logic detector

본 고안은 카운터의 캐리 출력에 대한 글리치 방지회로에 관한 것으로 특히 카운터의 캐리 출력을 외부적으로 동기시켜 얻어낸 신호를 클럭으로 사용하는데 적당하도록 한 것이다.The present invention relates to a glitch-prevention circuit for the carry output of the counter, and is particularly suitable for using as a clock a signal obtained by externally synchronizing the carry output of the counter.

종래에는 도면 제1도와 같이 카운터(1)와, 이 카운터의 캐리출력(TC)을 클럭으로 입력받는 플립플롭(2)으로 카운터 회로가 구성되며, 상기의 카운터(1)는 도면 제2도와 같이 4개의 입력단(D₀-D₃)을 다수의 제어신호(, CET, CEP)로 조합 출력하기 위한 게이트(AND₁-AND₁₂)(EXOR₁-EXOR₄)(OR₁-OR₄)(B₁-B₆)(I₁,I₂)들과 플립플롭(F₁-F₄)이 있으며 상기 플립플롭(F₁-F₄)의 출력을 조합하여 캐리출력(TC)을 발생시키기 위한 게이트(AND₁₃)로 구성한다.Conventionally, a counter circuit is composed of a counter 1 and a flip-flop 2 that receives a carry output TC of the counter as a clock as shown in FIG. 1, and the counter 1 is shown in FIG. 2. Four input terminals (D ₀ -D ₃ ) are connected to a plurality of control signals ( And flip-flops (AND ₁ -AND ₁₂ ) (EXOR ₁ -EXOR ₄ ) (OR ₁ -OR ₄ ) (B ₁ -B ₆ ) (I ₁ , I ₂ ) for combined output to CET, CEP) (F ₁ -F ₄ ) and the output of the flip-flop (F ₁ -F ₄ ) is combined to form a gate (AND ₁₃ ) for generating a carry output (TC).

상기와 같은 종래구성에서 캐리출력은 카운터(1)의 TC에서 나오며는 입력단(D₀-D₃)의 값을 프리-로드(Pre-load)하는 입력핀이며, MR은 출력신호(Q₀-Q₃)를 초기화하는 기능을 갖고 있으며, 이 카운터(1)는 CEP=1, CET=1,=0 일때 카운트를 시작하여 15까지 카운트하고 다시 0으로 돌아오는 4비트 2진 카운터이고, 15일때 즉, 출력(Q₀-Q₃)이 모두 1일때 캐리출력(TC=Q₀,Q₁,Q₂,Q₃,CET)을 HIGH로 출력하는 카운터이다.In the conventional configuration as described above the carry output comes from the TC of the counter (1) Is an input pin for pre-loading the values of the input terminals D ₀ -D ₃ , MR has a function of initializing the output signals Q ₀ -Q ₃ , and this counter 1 CEP = 1, CET = 1, When it is 0, it is a 4-bit binary counter that starts counting up to 15 and returns to 0, and when it is 15, that is, when the output (Q ₀ -Q ₃ ) is all 1, the carry output (TC = Q ₀ , Q ₁ , This counter outputs Q ₂ , Q ₃ , and CET) HIGH.

그러나 상기와 같은 카운터에서 캐리출력(TC)은 카운터가 동작하는 클럭에 동기가 안된 신호로 잠재적으로 글리치를 유발시킬 수 있다. 즉 도면 제2도와 같이 캐리출력은 게이트 출력이며 이 입력 또한 각 출력(Q₀-Q₃)이 피드백되어 입력되는 것이므로 로직 다이어그램 상에서 볼때 피드백시 통과할 각 게이트들의 지연에 따라 캐리출력에는 필연적으로 글리치가 발생하게 되며 논리구성 뿐만 아니라 실제 칩으로 구현된 상태에서도 상기의 문제가 발생하도록 되어 있어 캐리출력이 갖고 있는 이러한 글리치가 시스템 전반적으로 큰 영향을 미치게 되는 경우가 발생하였다.However, in such a counter, the carry output TC may cause a glitch with a signal that is not synchronized to the clock at which the counter operates. That is, as shown in FIG. 2, the carry output is a gate output, and this input is also inputted to each output (Q ₀ -Q ₃ ), so that in view of the logic diagram, the carry output is inevitably glitched according to the delay of each gate to pass through. This problem occurs in the state where the chip is implemented as well as the logic configuration, and the glitches of the carry output have a big effect on the system as a whole.

본 고안은 상기와 같은 문제점을 개선하기 위해 안출한 것으로서, 이것은 특히 카운터의 출력을 사용하여 클럭신호에 동기된 그 카운터의 캐리출력을 외부적으로 조합해 냄으로써 클럭에 동기된 캐리출력을 얻을 수 있게 하여 기존 칩들이 갖고 있는 글리치 문제를 개선할 수 있는 카운터의 캐리출력에 대한 글리치 방지회로를 제공하고자 한 것이다.The present invention has been made to solve the above problems, and this is particularly accomplished by externally combining the carry output of the counter synchronized with the clock signal using the output of the counter so that the carry output synchronized with the clock can be obtained. The aim is to provide a glitch-proof circuit for the carry output of the counter that can improve the glitch problem of existing chips.

이하에서 본 고안의 구성을 첨부도면에 의해 상세히 설명한다.Hereinafter, the configuration of the present invention will be described in detail by the accompanying drawings.

제3도는 본 고안에 의한 글리치 방지회로도로서, 도면에 도시된 바와같이, 카운터(1)의 출력(Q₀-Q₃)을 조합하여 카운터의 캐리출력(TC)이 HIGH로 출력되기 전단계의 논리 111을 검출하기 위한 특정논리 검출부(3)와, 상기 특정논리 검출부(3)의 출력을 입력단(D)으로 사용하여 일정시간 지연시키면서 클럭(Clock)에 동기된 캐리출력(TC)을 얻기 위한 플립플롭(4)과, 상기 플립플롭(4)의 출력을 클럭으로 사용하는 또 하나의 플립플롭(2)으로 구성하며, 상기의 특정논리 검출부(3)는 카운터(1)의 제1출력(Q₀)을 반전시키기 위한 인버터(INV₁)와, 상기 인버터의 출력과 카운터의 제2-제4출력을 조합하는 논리-앤드게이트(AND₀)로 구성한다.3 is a glitch prevention circuit diagram according to the present invention. As shown in the drawing, the logic of the previous step of the output of the carry output TC of the counter being output to HIGH by combining the outputs Q _{0 to} Q ₃ of the counter 1 is shown. A specific logic detector 3 for detecting 111 and a flip for obtaining a carry output TC synchronized with a clock while delaying a predetermined time using the output of the specific logic detector 3 as an input terminal D. A flop (4) and another flip-flop (2) using the output of the flip-flop (4) as a clock, wherein the specific logic detector (3) comprises a first output (Q) of the counter (1). _And an inverter INV ₁ for inverting ₀ ) and a logic-and gate AND _{0 that} combines the output of the inverter and the second-fourth output of the counter.

이와같이 구성되는 본 고안의 작용 및 효과는 다음과 같다.The operation and effects of the present invention configured as described above are as follows.

본 고안은 카운터(1)의 캐리출력(TC)이 안정된 값을 가질때 즉 카운터(1)의 출력(Q₀-Q₃)이 안정된 값을 가질때 까지 기다린 후 그 값을 이용하여 안정된 캐리출력(TC)값을 얻도록 하고 있는데 이렇게 하기 위해서는 캐리출력도 클럭에 동기시켜야 한다. 따라서 카운터(1)의 출력값(Q₀-Q₃)이 1111 일때 클럭으로 표준화하는 것은 본래 캐리출력(TC)보다 1클럭 늦은 캐리 출력을 만들어내게되므로 캐리출력(TC)이 논리 HIGH로 되기 바로 전단계의 출력상태(111)를 논리값(111)으로 되게 특정논리 검출부(3)에서 취하고, 이 특정논리 검출부(3)의 출력값의 동기를 맞추기 위해 제1플립플롭(4)을 통해 1클럭 늦추게 되면 카운터(1)의 출력(Q₀-Q₃)이 논리 1111로 되는 순간 클럭에 동기가 되어 있는 제1플립플롭(4)의 출력이 논리 HIGH가 되므로 이 신호를 제2플립플롭(2)의 클럭으로 사용하게 되므로서 카운터(1)에서 발생되는 캐리출력(TC)을 대신하여 동일하게 사용할 수 있게 된다.The present invention waits until the carry output TC of the counter 1 has a stable value, that is, until the outputs Q ₀ -Q ₃ of the counter 1 have a stable value, and then uses the stable carry output TC. ), The carry output must also be synchronized to the clock. Therefore, normalizing the clock when the output value (Q ₀ -Q ₃ ) of the counter 1 is 1111 generates a carry output one clock later than the original carry output (TC), so the carry output (TC) is just before the logic high. Takes the output state 111 of the specific logic detector 3 into a logic value 111, and delays one clock through the first flip-flop 4 in order to synchronize the output value of the specific logic detector 3 with the output state 111. When the output (Q ₀ -Q ₃ ) of the counter 1 becomes the logic 1111, the output of the first flip-flop 4, which is synchronized with the clock, becomes the logic HIGH, so this signal is transferred to the second flip-flop (2). Since it is used as a clock, it is possible to use the same in place of the carry output (TC) generated from the counter (1).

이상과 같이 본 고안은 카운터 등의 소자들이 문제점으로 갖고 있는 캐리출력의 글리치 문제를 클럭에 동기시켜 외부에서 조합하여 얻어낸 캐리출력을 사용함으로써 해결할 수 있게 되어 시스템의 신뢰성을 향상시키는데 상당한 효과를 가져올 수가 있다.As described above, the present invention can solve the glitch problem of the carry output which is a problem of the counter and the like by using the carry output obtained by synchronizing with the clock externally, which can bring a significant effect to improve the reliability of the system. have.

Claims

The specific logic detector 3 comprising a logic-and-gate AND ₀ of the inverter INV ₁ that detects the logic value of the stage immediately before the carry output of the counter 1 is outputted HIGH by combining the outputs of the counter 1. And a first flip-flop (4) for obtaining a carry output synchronized with a clock while delaying a predetermined time using the output of the specific logic detector as an input terminal. Glitch Prevention Circuit.