KR930002081Y1 - High speed parallel comparator - Google Patents
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Abstract
내용 없음.No content.
Description
제1도 내지 제4도는 비교기의 개념 설명을 위한 일례도.1 to 4 are examples for explaining the concept of the comparator.
제5도는 종래의 병렬 비교기 구성 블럭도.5 is a block diagram of a conventional parallel comparator.
제6도는 본 고안에 따른 고속병렬 비교기 구성 블럭도.6 is a block diagram of a high speed parallel comparator according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100, 201, 202, 302 : 배타오아게이트 203, 204 : 인버터100, 201, 202, 302: Batter Oagate 203, 204: Inverter
205, 301, 401, 402 : 앤드게이트 302 : 배타노아게이트205, 301, 401, 402: AND gate 302: Batano agate
403 : 오아게이트403: Oagate
본 고안은 빠른 속도(speed)를 고려하여 MIN/MAX값을 찾는 소자 설계에 관한 것으로, 특히 속도가 빠를뿐 아니라 규칙성을 부여하여 비트확장을 용이하게 처리한 고속병렬 비교기에 관한 것이다.The present invention relates to a device design that finds MIN / MAX values in consideration of high speed, and more particularly, to a high speed parallel comparator that is not only fast but also provides regularity to easily handle bit expansion.
비교기에 관한 종래의 기술로는 제1도에 도시된 바와같이 배타노아 게이트를 사용한 것이고, 제2도에서와 같이 각 입력(10.0, 20.0)(10.1, 20.1)을 갖는 두 배타오아게이트(201)(202)의 출력인 인버터(203)(204)를 거쳐 앤드게이트(205)의 두입력단에 연결되어 앤드게이트(205)에서 출력(70)되는 구성이 있다.The prior art for the comparator uses a batanoa gate as shown in FIG. 1, and two batao gates 201 having respective inputs (10.0, 20.0) (10.1, 20.1) as in FIG. There is a configuration in which the output 70 of the AND gate 205 is connected to two input terminals of the AND gate 205 through the inverters 203 and 204 which are outputs of the 202.
아울러 두수가 동일한가 아닌가에 대한 출력뿐아니라 어느것이 크고 작은가를 나타내는 비트패턴을 표시하는 추가의 출력을 첨가한것은 제3도에 도시된 바와같으며, 이를 비트 확장한 것이 제4도이다.In addition, as shown in FIG. 3, an additional output indicating a bit pattern indicating which is large or small, as well as an output of whether two numbers are not the same, is shown in FIG.
이들의 동작을 설명하면, 제1도에서 입력(10, 20)이 각각 1과 0이라 가3정하면 배타노아게이트(100)의 출력(70)은 1로서 두수가 같지 않음을 나타내는 기본 비교기로 동작하며, 만일 두 입력(10, 20)이 각각 1과 1이라면 배타노아게이트(100)의 출력(70)은 0로써 두수가 같음을 나타낸다.Referring to these operations, if the inputs 10 and 20 are 1 and 0, respectively, in FIG. 1, the output 70 of the batanoa gate 100 acts as a basic comparator indicating that two numbers are not equal. If the two inputs 10 and 20 are 1 and 1, respectively, the output 70 of the batteroa gate 100 is 0, indicating that the two numbers are the same.
제2도에서 입력(10.0, 20.0, 10.1, 20.1)이 각각 10.0=0, 20.0=1, 10.1=1, 20.1=0일때 배타오아게이트(203)(204)에서 0이 되어 앤드게이트(205)의 출력(70)은 0이 되어 두수가 같지 않음을 나타내는 2비트 확장된 기본 기교기 이다.In FIG. 2, when the inputs (10.0, 20.0, 10.1, and 20.1) are 10.0 = 0, 20.0 = 1, 10.1 = 1, and 20.1 = 0, respectively, it becomes 0 in the exclusive oragate 203 (204) and the endgate 205 The output 70 of is a two-bit extended basic articulator indicating that the two are not equal.
제3도에서 단순히 두사가 같은가 아닌가를 나타내는 출력외에 어느수가 크고작은지를 나타내는 부가의 출력이 함께 부착되어 있다.In Fig. 3, an additional output indicating which number is large or small is attached together with an output indicating simply whether the two yarns are the same.
즉, 제3도에서와 같이 입력(10.0)은 앤드게이트(301)와 배타노아 게이트(302)의 일입력단에 연결되고, 입력(20.0)은 배타노아게이트(302)의 다른일 입력단에 연결됨과 동시에 인버팅된후 앤드게이트(301)의 다른 일입력단에 연결되어 앤드게이트(301)와 배타노아게이트(302)에서 각각 출력(30)(40)이 발생하는데 이에 대한 진리표는 아래 <표1>에서와 같다.That is, as shown in FIG. 3, the input 10.0 is connected to one input terminal of the AND gate 301 and the batteroa gate 302, and the input 20.0 is connected to the other input terminal of the batteroa gate 302. At the same time, the inverter 30 is connected to the other input terminal of the AND gate 301 and outputs 30 and 40 are generated at the AND gate 301 and the batteroa gate 302, respectively. Same as in
[표 1]TABLE 1
제4도에서 두입력(30.0, 40.1)을 갖는 앤드게이트(401)의 출력과 다른 일입력(30.1)을 가는 오아게이트(403)에서는 출력(50)이 발생하고, 두입력(40.0, 40.1)을 갖는 앤드게이트(402)에서는 출력(60)이 발생하는데, 이에대한 진리표는 아래 <표2>에서와 같다.In FIG. 4, the output 50 is generated at the oragate 403 which has a different input 30.1 from the output of the AND gate 401 having the two inputs 30.0 and 40.1, and the two inputs 40.0 and 40.1. The output gate 60 is generated in the AND gate 402 having the same, and the truth table is as shown in Table 2 below.
[표 2]TABLE 2
여기서 50ㆍ60이 "00"이면 10total<20total을 나타내며, "01"이면 10total=20total를 나타내고, "10"이면 10total>20total을 나타낸다.Here, 50 to 60 represents "10", 10 total <20 total, "01" represents 10 total = 20 total, and "10" represents 10 total> 20 total.
그러나 이와같은 종래의 기술구성에 의한 제5도와 같은 비트확장에 있어서는 다음과 같은 문제점이 있다.However, there is the following problem in the bit extension as shown in FIG.
첫째로 비트길이(length)가 커지면 커질수록 이에 비례하여 동작속도가 늦어질 수 있고, 둘째로 이로인하여 대규모 시스템에 적용하고자 할때 비트확장이 용이하지 못한 문제점이 있다.First, as the bit length increases, the operation speed may be slowed in proportion to the larger bit length. Second, there is a problem in that bit extension is not easy when applied to a large system.
본 고안은 이와같은 종래의 기술에 의한 비교기 구성방식의 문제점을 해결하여 비트확장이 매우 용이하면서 처리속도 또한 기존의 방식에 비해 현저히 향상되는 제6도와 같은 비교기 구성이다.The present invention solves the problem of the comparator configuration method according to the related art, and thus, the bit extension is very easy and the processing speed is also comparable to that of the conventional method of FIG.
즉, 8비트의 비교기를 구성하고자 할때 제3도와 같은 비교기(600∼607)와 제4도와 같은 비교기(610∼616)를 각각 8개와 7개로 구성함으로써 종래의 기술에 의한 구성에 비해 동작속도가 매우 빠르다.In other words, when configuring an 8-bit comparator, the comparators 600 to 607 as shown in FIG. 3 and 8 and 7 comparators as shown in FIG. Is very fast.
제6도를 참고로 동작상태를 설명하면 다음과 같다.Referring to Figure 6 describes the operation state as follows.
10.0와 20.0를 비교하는 비교기(600)에서 그 결과를 비교기(610)의 입력으로 하게 된다.In the comparator 600 comparing 10.0 and 20.0, the result is an input of the comparator 610.
또한 10.1과 20.1을 비교하는 비교기(601)에서 그 결과를 비교기(610)의 입력으로 하여 전반적으로 확장시킨 것으로서 8비트일 경우를 도시한 것이다.In addition, in the comparator 601 comparing 10.1 and 20.1, the result is expanded as an input of the comparator 610, and the case of 8 bits is illustrated.
이제10total 비트(10.0∼10.7)를 "00000000"로 하고 20total비트 (20.0∼20.7)를 "00000000"라 하면 이때 각 비교기를 거쳐서 최종적인 비교기(616)의 결과는 "01"이다.If the 10 total bits (10.0 to 10.7) are set to "00000000" and the 20 total bits (20.0 to 20.7) are set to "00000000", the result of the final comparator 616 after each comparator is "01".
즉 10total=20total일때 출력(50, 60)은 "01"이다.That is, when 10 total = 20 total, the outputs 50 and 60 are "01".
만약 10total비트를 "00000011"이라하고, 20total 비트를 "01000000"라 하면, 이때 각 비교기를 거쳐 최종적인 비교기(616)의 결과는 "00"이 된다.If the 10total bit is referred to as "00000011" and the 20total bit is referred to as "01000000", the result of the final comparator 616 after each comparator is "00".
마지막으로 10total 비트를 즉 10total<20total 일때 출력(50, 60)은 "00"가 된다.Finally, when 10 total bits, that is, 10 total <20 total, the outputs 50 and 60 become "00".
"11111111" 20total비트를 "01010101"이라 하면 이때 각 비교기글 거쳐 최종적인 비교기(616)의 결과는 "10"이다.When the "total bit" of 11111111 is "01010101", the result of the final comparator 616 after each comparator is "10".
즉 10total>20total일때 비교기(616)의 출력(50, 60)은 "10"이다.That is, when 10 total> 20 total, the outputs 50 and 60 of the comparator 616 are "10".
따라서 본 고안에 따른 고속병렬 비교기는 min/max를 빠른 동작 시간내에 찾아낼 수 있고, 패턴 매칭(pattern matching)등의 빠른 동작속도를 요하는 회로에 적용할 경우 동작속도를 크게 향상시켜줄 수 있는 효과를 갖는다.Therefore, the high speed parallel comparator according to the present invention can find min / max within a fast operating time, and can greatly improve the operating speed when applied to a circuit requiring fast operating speed such as pattern matching. Has
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