KR890004396A - 반도체 집적회로 제조시 전극형성방법 - Google Patents
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Abstract
내용없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명의 방법을 설명하기 위한 제조과정을 나타내는 공정도로서, 제1도는 제1단계 실행후의 공정도. 제2도는 제2단계 실행후의 공정도. 제3도는 본 발명의 방법에 따라 전극이 형성된 상태의 단면을 나타내는 공정도이다.
Claims (5)
- 반도체 집적회로제조시 기판(1)상의 도전체층(2)과 다결정실리콘층(3)등에 전극을 형성시키는 방법에 있어서, 전극접속부위가 패터닝되어 있는 포토레지스트막(4)을 절연층(5)위에 도포하고 프레온가스(CHF3)와 산소(O2)의 혼합기체를 이용한 RIE방식의 드라이엣칭을 하여 전극접속홀(6)을 형성시키는 제1단계와, 상기 제1단계의 공정수행후 발생되는 중합체층(7)을 제거하기 위해 불화황가스(SF6)와 아르곤(Ar)의 혼합가스로 낮은 압력과 낮은 전계하에서 이온 엣칭시켜 전극접속부위의 중합체층(7)을 제거하는 제2단계와, 상기 제2단계의 공정 수행후 금속전극(8)을 형성시키는 제3단계로 되는 것을 특징으로 하는 반도체집적회로제조시 전극형성방법.
- 제1항에 있어서, 제1단계와 제2단계의 공정은 동일한 장치내에서 수행되는 것을 특징으로 하는 반도체 집적회로 제조시 전극형성방법.
- 제1항에 있어서, 불화황가스(SF6)와 아르곤(Ar)이 각각 4-5SCCM과 40-50SCCM의 혼합기체로 된것을 특징으로 하는 반도체 집적회로 제조시 전극형성방법.
- 제1항에 있어서, 제2단계 공정시 압력은 30-50mToorr이고 전계는 300-600W인 것을 특징으로 하는 반도체 집적회로 제조시 전극형성방법.
- 제1항에 있어서, 제2단계의 공정으로 인한 도전체층(2) 및 단결정실리콘층(3)의 식각정도는 50-150Å인 것을 특징으로 하는 반도체 집적회로 제조시 전극형성방법.※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701779B1 (ko) * | 2005-12-27 | 2007-03-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 콘택 형성 방법 |
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1987
- 1987-08-06 KR KR1019870008621A patent/KR900001057B1/ko not_active IP Right Cessation
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| KR100701779B1 (ko) * | 2005-12-27 | 2007-03-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 콘택 형성 방법 |
Also Published As
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| KR900001057B1 (ko) | 1990-02-26 |
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