KR870006467A - Lan에 있어서 메인 cpu와i/o cpu간의 dram공유회로

Info

내용 없음.

LAN에 있어서 메인 CPU와 I/O CPU간의 DRAM공유회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명을 도시하는 블록도.

제2도는 제1도의 블럭도를 구체로 나타내는 회로도.

제3도는 본 발명에 따른 제2도의 각 부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : I/O CPU 2 : 메인 CPU

3 : 핸드세이크 논리부 4 : 메모리 공유 논리부

5 : 공유 메모리 MUX₁-MUX₆: 멀티플렉셔

J₁-J₇: J-K플립플롭 F₁-F₃: 디플립플롭

DRAM : 디램 LAT₁,LAT₂: 래치회로

N₁-N₁₃: 반전게이트 NO₁-NO₁₆: 노아게이트

NA₁-NA₇: 낸드게이트 AN₁-AN₃: 앤드게이트

0CB : 8진 버퍼/라인 구동기 I/O CPU : I/O측 중앙처리장치

MCPU : 메인측 중앙처리장치 MA₀-MA₁₄: 메인 CPU 어드레스버스

MD₀-MD₇: 메인 CPU 데이타 버스라인 A₀-A₁₅: I/O CPU어드레스버스

D₀-D₇: 공유 데이타 버스라인

독립적으로 CPU를 구성하는 LAN에 있어서, LAN의 입, 출력 중앙처리장치(I/O CPU)(1)와 호스트(HOST)측 메인 중앙처리장치(MCPU)(2)와, 멀티플렉셔(MUX₁,MUX₂), 래치회로(LAT₁), 반전게이트(N₁₀), 앤드게이트(AN₃)으로 구성한데서 I/OCPU(1)를 리세트 시켜주고 나서 I/O CPU(1)에 버스요구 신호를 주어 이에따른 버스 인식 신호 논리를 교환하는 핸드세이크 논리부(3)와, JK플립플롭(J₁-J₇), D플립플롭(D₁∼D₂), 멀티플렉셔(MUX₃-MUX₆), 래치회로(LAT₂), 8진버퍼/라인 구동기(OCB), 노아게이트(NO₁-NO₁₆), 반전게이트(N₁-N₉, N₁₁-N₁₃), 앤드게이트(AN₁-AN₂), 낸드게이트(NA₁-NA₆)로 구성한데서 메모리를 억세스되도록 하며 제기입 신호를 출력하는 메모리 공유 논리부(4)와, I/O CPU와 메인 CPU 공유의 기억장치 다이나믹 램(DRAM)을 공유메모리(5)로 구성된 것을 특징으로 하는 LAN에 있어서 메인 CPU와 I/O CPU간의 DRAM공유회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.