KR840008189A - 메모리 식별장치 및 방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 메모리시스템의 블록다이아그램.
제2a 내지 제2c도는 제1도의 디코우딩장치의 실시예.
Claims (48)
- 시스템에 인가된 메모리 요청 어드레스의 일부인 소정의 멀티비트 어드레스부, 즉 어드레스된 시스템내 위치를 지시하는 어드레스에 응답해서 다수의 로우 디코우더 선택 신호들을 발생하는 디코우더 회로 수단을 갖는 주 보오브 1개와 다수의 동일한 메모리 모듈 보오드 다수를 포함하는 메모리 시스템에 있어서, 상기 각각의 메모리 모듈 보오드는 다수의 저장소를 갖고 어드레스가 가능한 여러개의 메모리칩들로 구성되고 상기 디코우더 선택신호들 중 하나를 수신하기 위해 상기 디코우더 회로에 결합된 메모리와, 칩의 형태와 밀도를 식별하는 다수의 코드화 식별신호들을 발생하는 수단을 포함하고, 상기 다수의 보오드 들내에 존재하는 식별부와 공동으로 연결되고 상기 디코우더 회로에 결합된 식별부를 포함하는 것을 특징으로 하고, 상기 디코우더회로수단은 상기 코드화 식별신호들 기능에 의해 선택된 소정의 멀티비트 어드레스 조합들을 해석하여 일련의 순서로 상기로우 디코우드 선택신호들을 발생해서 다수의 동일 메모리 모듈 보오드들의 상기 각각의 메모리 칩내에 위치하는 다수의 저장위치를 계속해서 어드레스할 수 있도록 상기 식별 신호들에 의해 제어된다는 것을 특징으로 하는 메모리 식별장치.
- 제1항에 있어서, 상기 소정의 멀티비트 오드레스부는 상기 메모리 시스템내에 장치할 수 있는 메모리 모듈 보우드상에 최대로 설비할 수 있는 메모리 칩들의 갯수를 정의하는 다수의 코드화 최상위 어드레스 비트들과 일치한다는 것을 특징으로 하는 메모리 식별장치.
- 상기 제1항에 있어서, 상기 디코우더 회로수단들은 상기 코드화 식별신호들중 적어도 하나를 수신할 수 있도록 연결된 인에이블링 입력회로와 상기 소정의 복수비트 어드레스부의 조합중 적어도 한 조합을 수신할 수 있도록 연결된 선택입력회를을 가진 디코우더 회로를 다수 포함하여 상기 디코우더 회로가 상기 코드화 식별신호들에 의해 인에이블될때 상기 디코우더 회로의 선택입력회로에 인가된 상기 특정 어드레스 비트조합의 코딩에 의해 결정되는 상기 메모리 모듈 보오드에 상기 소정순서로 인가할 상기 로우디 코우드 선택 신호들을 발생하도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제3항에 있어서, 상기 메모리 요청 어드레스가 로우 어드레스와 컬럼 어드레스부를 추가로 포함하고 상기 주 보오드는 상기 소정의 멀티비트 어드레서를 저장할 수 있도록 연결되고 상기 디코우더 회로 수단에 결합되는 제1레지스터와 로우드 및 컬럼 어드레스부들을 저장할 수 있도록 각기 연결되고 상기 메모리 모듈 보오드들에 결합되는 제2 및 제3레지스터 다수와, 제2식별신호와 지금 수행되는 메모리 사이클 동작일부를 지시하는 코드화 타이밍 신호를 수신할 수 있도록 연결되는 입력제어단자들과, 상기 소정의 멀티비트 어드레스부의 특정 어드레서 비트를 수신할 수 있도록 상기 제1어드레스 레지스터에 연결되는 입력단자들 다수와 상기 메모리 모듈 보오드에 결합되는 출력단자를 구비해서, 상기 제2코드화 메모리 식별신호가 제1형태의 메모리 칩을 지시할때 인에이블되어, 상기 제1 및 제2레지스터들에 의해 상기 메모리 모듈 보오드들에 인가되는 로우 및 컬럼어드레스부의 최상위 어드레스 비트로 정의된 상기 어드레스 비트들을 상기 메모리 사이클 동작중에 상기 출력단자에 인가하는 멀티플렉서로 구성되는 어드레스부를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제4항에 있어서, 상기 주 보오드가 상기 어드레스 지지터부 및 상기 메모리 모듈 보오드에 결합되어 상기 각 메모리 요청에 반답해서 메모리 사이클 동작을 실행하기 위해 상기 메모리 모듈 보오드들을 제어하는 일련의 타이밍신호들을 발생하는 타이밍 및 제어회로들을 추가로 포함하고, 상기 타이밍 신호중 제1타이밍 신호는 상기 디코우더 회로 수단과 제2타이밍 신호에 의해 선택된 상기 메모리 모듈 보오드의 메모리 칩들에 상기 로우 어드레스를 인가할 수 있도록 상기 메모리 사이클 동작개시때 생성되고 그리고 상기 제2타이밍 신호는 상기 제3어드레스 레지스터를 제어해서 상기 메모리 모듈 보오드들에 상기 컬럼어드레스부를 인가할 수 있도록 상기 메모리 사이클동작 개시때 연속해서 생성된다는 것을 특징으로 하는 메모리 식별장치.
- 제5항에 있어서, 각 메모리 보오드의 메모리부는 상기 최상위 로우 어드레스 비트들과 최상위 컬럼어드레스 비트들을 수신할 수 있도록 상기 멀티플렉서 회로출력단자에 선택적으로 연결되는 즉 상기 제1식별신호가 제1형태의 메모리부를 지시했을때 상기 멀티플렉서 회로 출력단자에 연결되고 반면에 상기 제1식별신호가 제2형태의 메모리부를 지시했을땐 상기 멀티플렉서 회로에 연결되지 않는 점퍼 연결수단들을 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제5항에 있어서, 각 메모리 모듈 보오드내의 각 메모리부는 1개입력단자가 제1타이밍신호를 수신할 수 있도록 상기 타이밍 및 제어회로에 연결되고 나머지 입력단자들은 로우 디코우드 선택신호들을 수신할 수 있도록 다수 디코우더 회로에 연결되는 다수의 입력단자들과 그리고 상기 각 칩들에 연결되는 출력단자를 구비하여, 상기 로우 어드레스부를 저장할 수 있도록 상기 제1타이밍신호들과 상기 로우 디코우드 선택신호들에 반답해서 로우 인에이블 출력신호를 발생하고 상기 각 메모리 칩을 동시에 제어하는 게이트 회로들을 상기 메모리부내에 장치 가능한 최대수로 추가로 구비한다는 것을 특징으로 하는 메모리 식별장치.
- 제1항에 있어서, 상기 메모리 모듈 보오드들은 한 종류의 밀도와 한 형태의 메모리 칩들로 구성되고, 다수의 출력단자들과 다수의 점퍼 연결수단들을 포함하는 상기식별부는 상기 코드식별신호들을 발생하기 위해 상기 출력단자들중 하나에 선택적으로 연결된다는 것을 특징으로 하는 메모리 식별장치.
- 제8항에 있어서, 상기 제1점퍼 연결수단이 상기 제1출력단자에 연결되었을 때는 상기 메모리부가 제 형태의 메모리 칩들로 구성되었다는 것을 알리는 코드화 제1식별신호를 발생하고 그리고 상기 제1출력단자에 연결되지 않았을때는 상기 메모리부가 제2형태의 메모리칩들로 구성되었다는 것을 알리는 코드화 제1식별신호를 발생한다는 것을 특징으로 하는 메모리 식별장치.
- 제9항에 있어서, 상기 제2점퍼연결수단이 상기 제2출력 단자에 연결될때는 상기 메모리 모듈 보오드가 제1밀도에 메모리칩들로 구성되었다는 것을 알리는 코드화 제2식별신호를 발생하고 그리고 상기 제2출력단자에 연결되지 않았을 때는 상기 메모리 모듈 보오드가 제2밀드의 메모리 칩들로 구성되었다. 이것을 알리는 코드화 제2식별신호를 발한다는 것을 특징으로 하는 메모리 식별장치.
- 제10항에 있어서, 상기 디코우더 회로수단들이 메모리 모듈 보오드내 상기 식별부의 제1 및 제2 출력단자들을 공동으로 연결하기 위한 수단들을 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제11항에 있어서, 상기 디코우더 수단들이 제1 및 제2식별신호들을 수신할 수 있도록 연결되는 인에이블링 입력단자와 상기 멀티비트 어드레스부의 제1어드레스 비트 조합을 수신할 수 있도록 연결되는 다수의 입력선택단자들과 그리고 다수의 출력단자들을 구비해서, 상기 제1 및 제2식별신호들이 제2밀도 및 제2메모리 형태로 구성된 메모리 모듈 보오드의 메모리 부들을 지시할 때만 동작할 수 있도록 인에이블되어 상기 각각의 메모리 모듈 보오드내 블록의 저장 위치를 어드레스할 수 있도록 상기 로우더 코우드선택신호들의 제1그룹을 소정 일련순서로 계속해서 발생하는 제1디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제12항에 있어서, 상기 메모리 모듈 보오드들은 64K RAM 칩인 제2형태의 칩과 정상밀도인 제2밀도로 구성된 메모리 모듈 2개를 포함하고, 상기 제1보오드의 각 로우가 상기 디코우더 회로 제1출력단자의 제1그룹중 하나에 결합되고 상기 제2보오드의 각 로우가 상기 제1디코우더 회로 출력단자의 제2그룹중 하나에 결합되어, 상기 제1디코우더회로는 상기 제1어드레스 비트 조합을 계속해서 증가시켜가면서 상기 제1 및 제2모듈 보오드내의 64K RAM 칩들의 위치를 계속해서 억세스 할 수 있도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제13항에 있어서, 상기 제1 및 제2보오드들의 각 메모리부가 정상밀의 메모리 칩들로 구성된다는 것을 특징으로 하는 메모리 식별장치.
- 제12항에 있어서, 상기 디코우더 회로수단이 상기 제1 및 제2식별신호들을 수신할 수 있도록 연결되는 인에이블링 입력단있들과 상기 멀티비트 어드레스부의 제2어드레스 비트 조합을 수신할 수 있도록 연결된는 다수의 입력선택 단자들과 그리고 다수의 출력단자들을 구비해서, 상기 제1 및 제2식별신호들이 제1밀도 및 제2메모리 형태로 구성된 메모리 모듈 보오드의 메모리부들을 지시할 때만 동작할 수 있도록 인에이블되어, 상기 각각의 메모리 모듈 보오드내 블록의 저장위치를 계속해서 어드레스할 수 있도록 상기 로우 디코우드 선택신호들을 소정 일련순서로 계속해서 발생시키는 제2디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제15항에 있어서, 상기 메모리 모듈 보오드들은 64K RAM인 제2형태의 칩과 배밀도인 제1밀도로 구성된 2개의 메모리 모듈 보오드를 포함하고 상기 제1보오드의 각 로우가 상기 제2디코우더회로 출력단자중 하나에 결합되어, 상기 제2디코우더 회로는 상기 제2어드레스 비트조합을 계속해서 증가시켜가면서 상기 제1 및 제2모듈 보우드내의 64K RAM 칩들의 위치를 계속해서 억세스할 수 있도록 동작한다는 것을 특징으로하는 메모리 식별장치.
- 제16항에 있어서, 상기 보오드들의 각 메모리부가 배밀도의 메모리칩들로 구성된다는 것을 특징으로 하는 메모리 식별장치.
- 제15항에 있어서, 상기 디코우더 회로수단이 인에이블링 입력단자와 상기 멀티비트 어드레스부의 제3어드레스 비트조합을 수신할 수 있도록 연결되는 다수의 입력선택 단자들과 그리고 다수의 출력단자들을 구비해서, 제2식별신호가 제1메모리 형태르 포함하는 메모리 모듈 보오드의 메모리부들을 지시할때만 동작할 수 있도록 인에이블되어, 상기 각각의 메모리 모듈 보오드내 블록의 저장위치를 어드레스할 수 있도록 상기 로우 디코우드 선택신호들을 소정 일련순서로 계속해서 발생시키는 제3디코우더회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제15항에 있어서, 상기 메모리 보우드는 256K RAM 칩인 제1형태의 칩 1개로 구성되고, 상기 보오드가 상기 제3디코우더 회로의 출력단자중 하나에 결합되어, 상기 제3디코우더 회로가 상기 제3어드레스 비트조합을 계속해서 증가시켜가면서 상기 메모리 모듈 보오드내 256K RAM 칩들의 위치를 계속해서 억세스 할 수 있도록 동작한다는 것을 특징으로 하는 식별장치.
- 제19항에 있어서, 상기 보오드의 메모리부가 배밀도 메모리 칩들로 구성된다는 것을 특징으로 하는 식별장치.
- 제18항에 있어서, 제3디코우더 회로의 상기 인에이블링 단자는 상기 제1식별 신호를 수신할 수 있도록 연결되어, 상기 제3디코우더 회로가 상기 제1 및 제2식별신호가 제2밀도와 제1메모리 형태로 구성된 메모리 모듈 보오드의 메모리 칩들을 지시할때만 인에이블 되어 상기 각각의 모듈 보오드내 로우의 저장 위치를 어드레스할 수 있도록 상기 로우 디코우드 선택 신호들의 일부를 소정 일련순서로 계속해서 생성한다는 것을 특징으로 하는 메모리 식별장치.
- 제21항에 있어서, 상기 메모리 모듈 보오드들은 256K RAM 칩인 제1형태의 칩과 정상밀도인 제2밀도로 구성된 메모리 모듈 보오드를 최소한 2개 포함하고, 상기 제1보오드의 각 로우가 상기 디3코우더회로 출력단자로 구성된 제1그룹중 하나에 결합되고 상기 제2보오드의 각 로우가 상기 제3디코우더 회로 출력단자로 구성된 제2그룹중 하나에 결합되어, 상기 제3디코우더 회로는 상기 제3어드레스 비트조합을 계속해서 증가시켜가면서 상기 제1 및 제2메모리 모듈 보오드들내의 256K RAM 칩들의 위치를 계속해서 억세스할 수 있도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제22항에 있어서, 상기 보오드들의 각 메모리부가 정상밀도의 메모리 칩들로 구성된다는 것을 특징으로 하는 메모리 식별장치.
- 제18항에 있어서, 상기 디코우더 회로수단이 상기 제1 및 제2식별신호들을 수신할 수 있도록 연결되는 인에이블 입력단자들과 확장가능 어드레스를 제공하기 위해 증가된 밀트비트 어드레스부의 제4어드레스 비트조합을 수신할 수있도록 연결되는 다수 선택입력단자들과 그리고 다수출력단자들을 구비해서 상기 제1 및 제2식별신호들이 제1밀도와 제1메모리 형태로 구성된 메모리 모듈보오드의 메모리부들을 지시할때만 인에이블되어, 상기 각 메모리 모듈 보오드내 로우의 저장위치를 계속해서 어드레스할 수 있도록 상기 로우디코우드 선택 신호들을 발생시키는 제4디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제24항에 있어서, 상기 메모리 모듈 보오드들은 256K RAM인 제1메모리형태와 배밀도인 제1밀도로 구성된 메모리 모듈 보오드 2개로 구성되고, 각각의 메모리 모듈 보오드의 로우는 상기 제4디코우더 회로출력단자들중 하나에 결합되어 상기 제4디코우더 회로는 상기 제4어드레스비트 조합을 계속해서 증가해가면서 상기 제1 및 제2메모리 모듈 보오들내의 256K RAM 칩들의 로우위치를 계속해서 억세스할 수 있도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제25항에 있어서, 상기 보오드의 메모리부는 배밀도의 메모리 칩들로 구성된다는 것을 특징으로 하는 메모리 식별장치.
- 제11항에 있어서, 상기 디코우더 회로수단이 상기 제1식별신호를 수신할 수 있도록 연결되는 인에블링 입력단자 최소한 1개와 멀티비트 어드레스부의 제1 및 제2어드레스 비트 조합 수신할 수 있도록 선택적으로 연결되는 입력선택단자들과 그리고 다수의 출력단자들을 구비해서 상기 제1식별신호가 상기 제2밀도를 지시할 때 인에이블되어 상기 각 메모리 모듈 보오드에 제1 및 제2형태의 메모리 칩들의 저장 위치들을 계속해서 어드레스할 수 있도록 소정일련순서로 상기 로우디 코우드 선택 신호들의 제1그룹을 발생시키는 제1디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제27항에 있어서, 상기 메모리 모듈 보오드들은 256K RAM 커칩인 제1형태 또는 64K RAM칩인 제2형태와 정상밀도인 제2밀도로 구성된 2개의 메모리 모듈 보오드를 포함하고, 상기 제1보오드의 각 로우가 제1디코우더 회로출력단자들의 제1그룹중 하나에 결합되고 상기 제2보오드의 각 로우가 상기 제1디코우더 회로출력단자들의 제2그룹중 하나에 결합되어, 상기 제1디코우더 회로는 제1 및 제2어드레스 비트조합을 계속해서 증가시켜가면서 상기 제1 및 제2메모리 모듈 보오드내의 256K RAM 또는 64K RAM 칩의 저장위치를 계속해서 억세스 할 수 있도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제27항에 있어서, 상기 디코우더 회로들은 상기 제1식별신호를 수신할 수 있도록 연결되는 인에이블링 입력단자와 멀티비트 어드레스부의 제3 및 제4어드레스 비트 조합 수신할 수 있도록 선택적으로 연결되는 입력 선택단자들과 그리고 다수의 출력단자들을 구비해서, 상기 제1식별신호가 상기 제1밀도를 지시할때 인에이블되어 상기 각 메모리 모듈 보와드에 제1 및 제2형태의 메모리 칩들의 저장위치들을 계속해서 어드레스할 수 있도록 소정일련순서로 상기 로우디코우드 선택신호들을 발생시키는 제2디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제29항에 있어서, 상기 메모리 모듈 보오드들은 256K RAM인 제1형태 또는 64K RAM인 제2형태와 정상밀도인 제1밀도로 구성된 2개의 메모리 모듈 보오드를 포함하고, 상기 각각의 보오드가 상기 제2디코우더 회로출력단자들중 하나에 결합되어, 상기 제2디코우더 회로는 제3 및 제4어드레스 비트조합을 계속해서 증가시켜가면서 상기 제1 및 제2메모리 모듈 보오드내의 256K RAM 또는 64K RAM 칩의 저장 위치를 계속해서 억세스할 수 있도록 동작한다는 것을 특징으로 하는 자동 메모리 식별장치.
- 제27항에 있어서, 상기 디코우더 회로수단이 상기 제2식별신호들을 수신할 수 있도록 연결되는 상기 선택입력단자와 제1어드레스 비트조합을 수신할 수 있도록 연결되는 제1입력단자 및 제2어드레스 비트조합을 수신할 수 있도록 연결되는 제1입력단자로 구성되는 입력단자 세트 그리고 제1디코우더 회로의 상기 입력선택단자들에 결합되는 제1입력단자 세트에 짝지어진 제1출력단자들을 구비해서, 상기 제2식별신호가 제1형태의 칩을 지시할때는 상기 제1어드레스 비트 조합을 상기 제1출력단자들에 인가시키고 그리고 상기 제2식별신호가 제2형태의 메모리칩을 지시할때 상기 제2어드레스 비트조합을 상기 제1출력단자들에 인가시키는 어드레스 멀티 플렉서 회로를 추가로 포함한다는 것을 특징으로하는 메모리 식별장치.
- 제27항에 있어서, 상기 디코우더 회로수단이 상기 제2식별신호들을 수신할 수 있도록 연결되는 상기 선택입력단자와 제3어드레스 비트조합을 수신할 수 있도록 연결되는 제1입력단자 및 제3어드레스 비트조합을 수신할 수 있도록 연결되는 제2입력단자로 구성되는 입력단자 세트 그리고 제2디코우더 회로의 상기 입력선택단자들에 결합되는 제2입력단자 세트에 짝지어진 제2출력단자들을 구비해서, 상기 제2식별신호가 제1형태의 칩을 지시할 때는 상기 제3어드레스 비트 조합을 상기 제2출력단자들에 인가시키고 그리고 상기 제2식별신호가 제2형태의 메모리 칩을 지시할때 상기 제4어드레스 비트 조합을 상기 제1출력단자들에 인가시키는 어드레스 멀티플렉서 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 어드레스되는 데이타 워어드를 지시하기 위해 코드화된 어드레스를 갖는 각 메모리 요청에 응답해서 데이타 워어드를 억세스하는 메모리 시스템에 있어서, 상기 메모리시스템은 메모리 모듈 보오드의 특성을 규정짓고 어드레스가 가능한 상기 메모리 칩들로 구성된 메모리부와, 상기 특성을 지시하도록 코드화된 다수의 식별신호들을 발생하고 공동으로 연결되는 식별부를 포함하는 다수의 메모리 모듈 보오드들과, 상기 다수의 메모리 모듈 보오드에 결합되고, 각 메모리 모듈 보오드의 상기 메모리부 및 식별부에 연결되고 상기 각 요청의 소정의 멀티비트 어드레스부를 수신할 수 있도록 연결되는 디코우더 회로수단을 포함하여, 상기 디코우더회로 수단이 식별신호에 의해 제어되어서 코드화 식별신호들 기능에 따라 상기 소정의 멀티비트 어드레스의 특성 어드레스 비트조합을 해석하도록 하여 상기 동일메모리 모듈 보오드들의 각 로우저장 위치들을 계속해서 어드레스할 수 있도록 소정의 일련순서로 상기 로우 디코우드 선택신호들을 발생시키는 주 보오드를 구비한다는 것을 특징으로 하는 메모리 식별장치.
- 제33항에 있어서, 소정의 멀티비트 어드레스부는 상기 메모리 시스템내에 장치할 수 있는 동일 메모리 보오드들이 포함할 수 있는 메모리 칩들의 최대수를 규정짓는 최상위 어드레스 비트들과 일치한다는 것을 특징으로 하는 메모리 식별장치.
- 제33항에 있어서, 상기 디코우더 회로 수단이 상기 코드화 식별신호들중 최소한 1개를 수신할 수 있도록 결합되는 인에이블링 입력회로와 상기 소정의 멀티비트 어드레스부의 특정 어드레스비트 조합중 적어도 하나를 수신할 수 있도록 결합되는 입력선택회로를 구비하고 상기 코드화 식별신호들에 의해 인에이블 되었을때 상기 디코우더 회로의 입력선택회로에 인가된 상기 특정 어드레스 비트조합을 해석하여 정해진 소정의 일련순서로 상기 메모리 모듈 보오드에 인가할 상기 로우 디코우드 선택신호들을 발생시키는 디코우더회로를 다수 포함한다는 것을 특징으로하는 메모리 식별장치.
- 제33항에 있어서, 상기 메모리 모듈 보오드들은 다수의 밀도 및 형태중 각기 하나씩 선정하고, 상기 식별부 수단은 다수의 출력단자들과 상기 코드화 식별신호들을 발생시키기 위해 상기 출력단자들중 하나에 선택적으로 연결되는 점퍼연결수단을 상기 출력단자수와 동일하게 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제36항에 있어서, 상기 제1점퍼 연결수단은 상기 메모리부가 제1 또는 제2형태의 메모리 칩들로 구성되었다는 것을 알리는 상기 코드화 제1식별신호를 발생시키기 위해 상기 출력단자들중 제1출력단자에 선택적으로 연결되고, 상기 제2점퍼 연결수단은 상기 메모리 모듈 보오드가 제1 제2밀도의 메모리 칩들로 구성되었다는 것을 알리는 상기 코드화 제2식별신호를 발생시키기 위해 상기 출력단자들중 제2출력단자에 선택적으로 연결된다는 것을 특징으로 하는 메모리 식별장치.
- 제35항에 있어서, 상기 디코우더 회로수단이 상기 제1 및 제2식별신호들을 수신할 수 있도록 연결되는 인에이블 입력단자와 상기 멀티비트 어드레스부의 제1 및 제2 어드레스 비트조합을 수신할 수 있도록 연결되는 상기 다수의 입력선택단지들과 그리고 다수의 출력단자들을 각기 구비하고, 상기 제1 및 제2코드화 식별신호들이 제2밀도 및 제2형태의 메모리 칩들로 구성된 상기 메모리부를 지시할때와 그리고 상기 제1 및 제2코드화 식별신호들이 제1밀도 및 제2형태의 메모리 칩들로 구성된 상기 메모리부를 지시할때만 각기 인에이블되어, 상기 메모리 모듈 보오들내의 로우 저장위치들을 계속해서 어드레스할 수 있도록 상기 소정의 일련순서로 상기 로우 디코우드 선택신호들을 각기 발생시키는 제1디코우더회로와 제2디코우더 회로를 추가로 구비한다는 것을 특징으로 하는 메모리 식별장치.
- 제38항에 있어서, 상기 메모리 모듈 보오드 들은 64K RAM 칩인 제2형태의 메모리 칩과 배밀도 또는 정상밀도인 제2밀도로 구성된 메모리 모듈 2개를 포함하고,
- 제38항에 있어서, 상기 디코우더 회로수단이 상기 제2식별신호를 수신할 수 있도록 연결되는 인에이블 압력단자 1개와 상기 멀티비트 어드레스부의 제3어드레스부의 제2어드레스 비트 조합을 수신할 수 있도록 연결되는 입력선택단자 다수와 그리고 출력단자를 다수 포함해서, 상기 제2식별신호가 상기 제1형태의 메모리칩들로 구성된 메모리부를 지시할때만 인에이블되어, 상기 메모리 모듈 보오드들의 각 블록의 저장위치들은 계속해서 어드레스할 수 있도록 소정의 일련순서로 상기 로우 디코우드 선택신호들을 발생시키는 제3디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제40항에 있어서, 상기 메모리 모듈 보오드는 256K RAM 칩인 제1형태로 구성되고, 상기 보오드의 각 로우가 상기 제3디코우더 회로의 특정 출력에 연결되어, 제3디코우더회로가 제3어드레스 비트 조합 값을 계속해서 증가시켜가면서 메모리 모듈 보오드내 256K RAM 칩들의 위치를 계속해서 억세스할 수 있도록 동작한다는 것을 특징으로 하는 메모리 식별장치.
- 제41항에 있어서, 상기 보오드의 메모리부는 배밀도로 구성된다는 것을 특징으로 하는 메모리 식별장치.
- 제38항에 있어서, 상기 디코우더 회로수단이 상기 제1식별신호를 수신할 수 있도록 연결되는 인이블링 입력단자들과 멀티비트 어드레스부의 제1, 제2, 제3, 제4 어드레스 비트조합을 수신할 수 있도록 선택적으로 연결되는 입력선택단자들과 그리고 출력단자 다수를 포함해서, 상기 제1식별신호가 상기 제2밀도를 지시할 때와 상기 제1식별신호가 상기 제1밀도를 지시할때 각기 인에이블되어, 상기 메모리 모듈 보오드내의 제1 또는 2형태의 메모리 칩들의 저장위치를 계속해서 어드레싱하기 위해 소정의 일련순서로 상기 로우 디코우 선택신호들을 발생시키는 제1 및 제2디코우더 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제43항에 있어서, 상기 디코우더 회로 수단이 상기 제2식별신호를 수신할 수 있도록 연결되는 상기 선택 입력단자와 그리고 상기 제1 및 제3어드레스 비트조합을 수신할 수 있도록 연결되는 제1입력단자들 및 상기 제2 및 제3어드레스 비트조합을 수신할 수 있도록 연결되는 제2입력단자들로 구성된 입력단자 세트와 그리고 상기 제1 및 제2디코우더회로의 입력선택 단자들에 연결되고 상기 입력단자 세트와 짝지어지는 동일 갯수의 출력단자들을 구비해서, 상기 제2식별신호가 제1형태의 메모리 칩을 지시했을땐 상기 제1 및 제3어드레스 비트조합을 상기 제1 및 제2출력단자들에 인가하고 반면에 상기 제2식별신호가 제2형태의 메모리 칩을 지시했을댄 상기 제2 및 제4어드레스 비트조합을 상기 제1 및 제2출력단자들에 인가하는 어드레스 멀티플렉서 회로를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제33항에 있어서, 메모리 요청 어드레스는 로우 어드레스부와 컬럼 어드레스부를 추가로 포함하고, 상기 주보오드는 상기 디코우더 회로수단에 연결되고 멀티비트 어드레스부를 저장할 수 있도록 연결되는 제1어드레스레지스터와 상기 메모리 모듈 보오드에 연결되고 상기 로우 어드레스부 및 컬럼 어드레스부를 각기 저장할 수 있도록 연결되는 제2 및 제3 어드레스 레지스터로 구성되는 다수의 다수의 어드레스 레지스터들과, 상기 제2식별신호와 실행되는 메모리 사이클동작 일부를 나타내는 코드화 타이밍 신호를 수신할 수 있도록 입력제어단자들과 상기 소정의 멀티비트 어드레스부의 특정 어드레스 비트들을 수신할 수 있도록 제1어드레스 레지스터에 연결되는 입력단자 다수와 그리고 상기 메모리 모듈 보오드에 연결되는 출력단자 1개를 구비해서, 상기 제2식별신호가 제1형태의 메모리 칩을 지시할때 인에이블되어 상기 출력단자에 상기 소정의 멀티비트 어드레스부의 특정 어드레스비트를 인가시켜, 상기 타이밍 신호의 코딩으로 인해 상기 소정의 멀티비트 어드레스부의 특정어드레스 비트들이 상기 메모리 사이클 동작중에 상기 제1 및 제2어드레스 레지스터들에 의해 메모리 모듈 보오드에 인가된 상기 로우 및 컬럼 어드레스부들에 대한 최상위 어드레스 비트들로 규정되도록 하는 멀티플렉서 회로를 구비하는 어드레스부를 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 제45항에 있어서, 상기 주 보오드가 상기 어드레스 레지스터부 및 상기 메모리 모듈 보오드에 결합되어 상기 각 메모리 요청에 응답해서 메모리 사이클 동작을 실행하기 위해 상기 메모리 모듈 보오드들을 제어하는 일련의 타이밍 신호들을 발생하는 타이밍 및 제어회로들을 추가로 포함하고, 상기 타이밍 신호 중 제1타이밍 신호는 상기 디코우더 회로 수단과 제2타이밍 신호에 의해 선택된 상기 메모리 모듈 보오드의 메모리 칩들에 상기 로우 어드레스부를 인가할 수 있도록 상기 메모리 사이클동작개시때 생성되고 그리고 상기 제2타이밍 신호는 상기 제3어드레스 레지스터를 제어해서 상기 메모리 모듈 보오드들에 상기 컬럼 어드레스부를 인가할 수 있도록 상기 메모리 사이클동작 개시때 연속해서 생성된다는 것을 특징으로 하는 메모리 식별장치.
- 제45항에 있어서, 각 메모리 보오드의 메모리부는 상기 최상위 로우 어드레스 비트들과 최상위 컬럼 어드레스 비트들을 수신할 수 있도록 상기 멀티플렉서 회로출력단자에 선택적으로 연결되는, 즉 상기 제1식별신호가 제1형태의 메모리부를 지시했을때 상기 멀티플렉서 회로출력단자에 연결되고, 반면에 상기 제1식별신호가 제2형태의 메모리부를 지시했을댄 상기 멀티플렉서 회로에 연결되지 않는 점퍼 연결수단들을 추가로 포함한다는 것을 특징으로 하는 메모리 식별장치.
- 주 보오드와 형태가 다르고 아울러 밀도도 상이하게 구성되는 메모리 모듈 보오드를 갖는 메모리 시스템을 구성하는 방법에 있어서, 메모리부와 식별부를 포함하는 상기 메모리 모듈 보오드를 구성하는 단계와 최대의 비트위치들을 갖도록 각 메모리 모듈 보오드의 상기 메모리부를 구성하는 단계와 주어진 밀도를 제공할 수 있도록 상기 형태로 지시된 로우의 어드레스 가능 메모리를 상기 메모리부에 영구히 설치하는 단계와 상기 메모리 형태 및 보오드밀도를 나타내는 코드화 식별 신호들을 발생시키는 상기 식별부를 구성하는 단계 및 상기 코드화 식별신호들을 단일세트로 제공하기 위해 각 보오드의 상기 식별부를 공동으로 연결하는 단계와 출력단자들을 갖는 디코우더 회로수단을 주보오드에 구성하는 단계와 인가된 각 메모리 요청 어드레스의 소정 멀티비트 어드레스부를 수신할 수 있도록 연결하고 그리고 코드화 식별신호에 따라 소정 멀티비트 어드레스부의 특정 어드레스 비토조합을 해석하고 소정순소로 상기 출력단자들에 로우 디코우드 선택 신호들을 발생할 수 있도록 상기 디코우더 회로수단을 연결하는 단계와, 소정순서로 메모리 모듈 보오드의 메모리 칩들을 계속해서 어드레스할 수 있도록 상기 메모리 모듈 보오드중 특정 보오드에 상기 출력단자 그룹을 선택적으로 연결하는 단계로 구성된다는 것을 특징으로 하는 방법※ 참고사항 : 최초출원 내용에 의햐여 공개한 것임.
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