KR840000835A - 콤퓨터 시스템 - Google Patents

콤퓨터 시스템 Download PDF

Info

Publication number
KR840000835A
KR840000835A KR1019820002655A KR820002655A KR840000835A KR 840000835 A KR840000835 A KR 840000835A KR 1019820002655 A KR1019820002655 A KR 1019820002655A KR 820002655 A KR820002655 A KR 820002655A KR 840000835 A KR840000835 A KR 840000835A
Authority
KR
South Korea
Prior art keywords
data
access
main memory
tag
memory
Prior art date
Application number
KR1019820002655A
Other languages
English (en)
Other versions
KR880000361B1 (ko
Inventor
다까시(외 1인) 치바
Original Assignee
야마모도 다까마사
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP56091698A external-priority patent/JPS6055859B2/ja
Priority claimed from JP56095679A external-priority patent/JPS57209525A/ja
Application filed by 야마모도 다까마사, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다까마사
Publication of KR840000835A publication Critical patent/KR840000835A/ko
Application granted granted Critical
Publication of KR880000361B1 publication Critical patent/KR880000361B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

내용 없음

Description

콤퓨터 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본발명에 따른 콤퓨터 시스템의 한 실시예를 나타낸 블록도.

Claims (4)

  1. 콤퓨터 시스템에 있어서,
    다수의 채널(10-0~10-31), 최소한 한개의 중앙처리장치(6-0, 6-1), 최소한 한개의 주기억장치(1-0~1-3), 상기 채널, 상기 중앙처리장치 및 상기 주기억장치 사이에 데이터 전송을 제어하기 위한 상기 채널, 상기 중앙처리장치 및 상기 주기억장치에 연결된 기억제어장치(2), 상기 주기억장치와 상기 채널을 제어하기 위한 상기 기억제어장치에 포함되어 있는 채널 버퍼(3), 상기 중기억장치 블록의 블록 어드레스(ADDR 1~25)를 포함하고 있는 제어정보(CTRL)와 어드레스정보(ADDR)를 기억하기 위한 태그라인블록(11-1, 11-2)의 다수의 세트(SET0~SET31)로 구획되어 있으며 상기 채널 버퍼에 포함되어 있는 태그부(11)(상기 태그부의 각 세트는 상기 채널중의 하나로 정의됨), 상기 태그라인중의 하나에 각각 대응되는 다수의 데이터로 구획되어 있으며 상기 채널 버퍼에 포함되어 있는 데이터부(12), 상기 태그부 각 블록의 한 태그라인을 선택하도록 상기 태그부를 억세스하기 위한 제1 억세스 수단(14, 26) 데이터 라인중의 하나의 데이터 라인을 선택할 수 있도록 상기 데이터부를 억세스 하기 위한 제2 억세스 수단(19, 26), 상기 주기억장치를 억세스 하기 위한 제3 억세스 수단(17, 26)양 어드레스가 매칭될때 매칭신호(MCHO, MCH1)를 발생할 수 있도록 상기 주기억장치에 상기채널의 억세스 어드레스를 가진 상기 제1억세스 수단에 의해서 선택된 각 태그라인에 기억된 블록 어드레스를 비교하기 위한 상기 태그부에 연결된 비교기수단(16-0, 16-1), 상기 매칭 신호들중의 한개가 발생될 때에는 상기 제2 억세스 방법에 의해서 상기 데이터부에 억세스가 실행되는 반면에, 상기 매칭신호들 중의 어떤 하나도 발생되지 않을때에는 상기 제3 억세스 방법에 의해서 상기 주기억장치에 억세스가 실행되는 방법을 특징으로 하는 콤퓨터 시스템.
  2. 제1항에 있어서, 상기 채널중의 하나가 상기 주기억장치에 부분기억 억세스를 요구할때 상기 주기억장치를 직접 억세스하기 위한 제4수단(41~45)을 더 포함하는 것을 특징으로 하는 콤퓨터 시스템.
  3. 제1항에 있어서, 상기 채널중의 하나가 상기 주기억 장치에 특수한 데이터(CAW, CCW, DAT, CSW)에 대하여 억세스를 요구할때 상기 주기억장치를 직접 억세스하기 위한 제5 억세스 수단(51~53)을 포함하는 것을 특징으로 하는 콤퓨터 시스템.
  4. 제1항에 있어서, 데이터가 상기 데이터부 각 데이터 라인의 중간이 상지점에 기억될 때, 인출 데이터가 상기데이터부의 다음번 데이터라인에 기억될 수 있도록 상기 주기억장치를 인출하기 위한 사전인출수단을 포함하는 것을 특징으로 하는 콤퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8202655A 1981-06-15 1982-06-15 콤퓨터 시스템 KR880000361B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP56-61698 1981-06-15
JP56091698A JPS6055859B2 (ja) 1981-06-15 1981-06-15 チャネル・バッファ制御方式
JP56095679A JPS57209525A (en) 1981-06-19 1981-06-19 Access controlling system for channel buffer
JP56-95679 1981-06-19

Publications (2)

Publication Number Publication Date
KR840000835A true KR840000835A (ko) 1984-02-27
KR880000361B1 KR880000361B1 (ko) 1988-03-20

Family

ID=26433140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8202655A KR880000361B1 (ko) 1981-06-15 1982-06-15 콤퓨터 시스템

Country Status (8)

Country Link
US (1) US4453216A (ko)
EP (1) EP0067657B1 (ko)
KR (1) KR880000361B1 (ko)
AU (1) AU535717B2 (ko)
BR (1) BR8203488A (ko)
CA (1) CA1187198A (ko)
DE (1) DE3278336D1 (ko)
ES (1) ES8305516A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479623B1 (ko) * 1997-04-15 2005-07-07 엘지전자 주식회사 캐시태그메모리및그구동시스템

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525777A (en) * 1981-08-03 1985-06-25 Honeywell Information Systems Inc. Split-cycle cache system with SCU controlled cache clearing during cache store access period
JPS593774A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd アクセス処理方式
JPS59188879A (ja) * 1982-12-17 1984-10-26 シンボリツクス・インコ−ポレ−テツド デ−タプロセツサ
JPS59213084A (ja) * 1983-05-16 1984-12-01 Fujitsu Ltd バッファ記憶装置のアクセス制御方式
AU575351B2 (en) * 1983-11-07 1988-07-28 Digital Equipment Corporation Data processing system
CA1221464A (en) * 1983-12-26 1987-05-05 Hidehiko Nishida Data processor system having improved data throughput of multiprocessor system
US4757440A (en) * 1984-04-02 1988-07-12 Unisys Corporation Pipelined data stack with access through-checking
JPH0616272B2 (ja) * 1984-06-27 1994-03-02 株式会社日立製作所 メモリアクセス制御方式
US4852127A (en) * 1985-03-22 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Universal protocol data receiver
US4821185A (en) * 1986-05-19 1989-04-11 American Telephone And Telegraph Company I/O interface system using plural buffers sized smaller than non-overlapping contiguous computer memory portions dedicated to each buffer
US5032985A (en) * 1988-07-21 1991-07-16 International Business Machines Corporation Multiprocessor system with memory fetch buffer invoked during cross-interrogation
JPH02151926A (ja) * 1988-12-02 1990-06-11 Fujitsu Ltd 端末装置切替方式
US5287482A (en) * 1989-01-13 1994-02-15 International Business Machines Corporation Input/output cache
JPH0666056B2 (ja) * 1989-10-12 1994-08-24 甲府日本電気株式会社 情報処理システム
US5481707A (en) * 1991-05-19 1996-01-02 Unisys Corporation Dedicated processor for task I/O and memory management
EP0551789A1 (en) * 1992-01-17 1993-07-21 International Business Machines Corporation Apparatus for recovering lost buffers in a data processing system
US5455942A (en) * 1992-10-01 1995-10-03 International Business Machines Corporation Partial page write detection for a shared cache using a bit pattern written at the beginning and end of each page
GB2297398B (en) * 1995-01-17 1999-11-24 Advanced Risc Mach Ltd Accessing cache memories
US5860149A (en) * 1995-06-07 1999-01-12 Emulex Corporation Memory buffer system using a single pointer to reference multiple associated data
US6167486A (en) * 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670309A (en) * 1969-12-23 1972-06-13 Ibm Storage control system
US3670307A (en) * 1969-12-23 1972-06-13 Ibm Interstorage transfer mechanism
GB1354827A (en) * 1971-08-25 1974-06-05 Ibm Data processing systems
US3967247A (en) * 1974-11-11 1976-06-29 Sperry Rand Corporation Storage interface unit
US4075686A (en) * 1976-12-30 1978-02-21 Honeywell Information Systems Inc. Input/output cache system including bypass capability
US4157586A (en) * 1977-05-05 1979-06-05 International Business Machines Corporation Technique for performing partial stores in store-thru memory configuration
US4142234A (en) * 1977-11-28 1979-02-27 International Business Machines Corporation Bias filter memory for filtering out unnecessary interrogations of cache directories in a multiprocessor system
JPS5849945B2 (ja) * 1977-12-29 1983-11-08 富士通株式会社 バツフア合せ方式
US4168541A (en) * 1978-09-25 1979-09-18 Sperry Rand Corporation Paired least recently used block replacement system
CA1123964A (en) * 1978-10-26 1982-05-18 Anthony J. Capozzi Integrated multilevel storage hierarchy for a data processing system
US4298929A (en) * 1979-01-26 1981-11-03 International Business Machines Corporation Integrated multilevel storage hierarchy for a data processing system with improved channel to memory write capability

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479623B1 (ko) * 1997-04-15 2005-07-07 엘지전자 주식회사 캐시태그메모리및그구동시스템

Also Published As

Publication number Publication date
AU8478282A (en) 1983-01-13
US4453216A (en) 1984-06-05
ES513068A0 (es) 1983-04-01
BR8203488A (pt) 1983-06-07
CA1187198A (en) 1985-05-14
KR880000361B1 (ko) 1988-03-20
AU535717B2 (en) 1984-04-05
ES8305516A1 (es) 1983-04-01
EP0067657A2 (en) 1982-12-22
DE3278336D1 (en) 1988-05-19
EP0067657A3 (en) 1984-10-24
EP0067657B1 (en) 1988-04-13

Similar Documents

Publication Publication Date Title
KR840000835A (ko) 콤퓨터 시스템
CN101589374B (zh) 用于在处理器中设置高速缓存策略的方法和设备
KR960029984A (ko) 반도체 디스크 장치
KR890017611A (ko) 페이지 모드 메모리에 기억된 정보를 억세스하기 위한 장치 및 방법
KR960011712A (ko) 데이타처리장치
GB9519669D0 (en) Flash memory management system
CA2097540A1 (en) Accessing Remote Data Objects in a Distributed Memory Environment
KR910014818A (ko) 데이타 처리 시스템
CA2020275A1 (en) Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access
KR960035270A (ko) 순서에 따르지 않고 판독 및 기입 명령을 실행하는 메모리 제어기
RU97117589A (ru) Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди
EP0936625A3 (en) Content addressable memory (CAM)
AU2001287197A1 (en) Memory device having posted write per command
KR930004864A (ko) 분할 가능한 버퍼 메모리의 관리 방법 및 장치
KR960015368A (ko) 데이타 프로세싱 시스템
TW371333B (en) CAM accelerated buffer management
KR880006600A (ko) 캐시 메모리를 갖는 마이크로 프로세서
KR850002620A (ko) 메모리 억세스 시스템
US6279083B1 (en) Circuit and method of controlling cache memory
KR940026949A (ko) 카네바 메모리를 구현하기 위한 디바이스, 시스템 및 메모리
KR880011663A (ko) 메모리 관리장치와 이 장치에서 사용하기 위한 방법 및 이 장치를 가지고 있는 시스템
AU9755798A (en) Method and apparatus for controlling shared memory access
US20050013181A1 (en) Assisted memory device with integrated cache
US6433786B1 (en) Memory architecture for video graphics environment
JPH01303547A (ja) 情報記憶制御システム